JPH0512880A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0512880A JPH0512880A JP3163227A JP16322791A JPH0512880A JP H0512880 A JPH0512880 A JP H0512880A JP 3163227 A JP3163227 A JP 3163227A JP 16322791 A JP16322791 A JP 16322791A JP H0512880 A JPH0512880 A JP H0512880A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【構成】バイポーラトランジスタを含んで形成したメモ
リセル１からなるメモリセルアレイと、アドレス入力信
号ＶＸ〜ＶＸｉおよびＶＹ１〜ＶＹｊをそれぞれ入力し
各メモリセル１を駆動するワード線駆動回路２およびデ
ィジット線駆動回路３とを有する。また、書き込み入力
信号ＷＥの反転によりメモリセル１の読み出し及び書き
込み動作を制御する読み出し／書き込み制御回路４と、
このＷＥの反転を感知して発生するワン・ショットパル
ス信号により両駆動回路２，３を制御するパルス発生回
路５とを有する。 【効果】メモリセル１を駆動する信号を一時的に非選択
とすることにより、常に短い書き込みパルス幅での書き
込みを実現できる。
リセル１からなるメモリセルアレイと、アドレス入力信
号ＶＸ〜ＶＸｉおよびＶＹ１〜ＶＹｊをそれぞれ入力し
各メモリセル１を駆動するワード線駆動回路２およびデ
ィジット線駆動回路３とを有する。また、書き込み入力
信号ＷＥの反転によりメモリセル１の読み出し及び書き
込み動作を制御する読み出し／書き込み制御回路４と、
このＷＥの反転を感知して発生するワン・ショットパル
ス信号により両駆動回路２，３を制御するパルス発生回
路５とを有する。 【効果】メモリセル１を駆動する信号を一時的に非選択
とすることにより、常に短い書き込みパルス幅での書き
込みを実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にバイポーラトランジスタて構成された半導体記憶装
置に関する。
特にバイポーラトランジスタて構成された半導体記憶装
置に関する。
【０００２】
【従来の技術】従来、高速用の半導体記憶装置としては
バイポーラトランジスタで構成された装置が使用されで
いる。
バイポーラトランジスタで構成された装置が使用されで
いる。
【０００３】図４は従来の一例を示す半導体記憶装置の
回路図である。図４に示すように、従来の半導体記憶装
置は、ｍ行，ｎ列のメモリセル（ＭＣ１１〜ＭＣｍｎ）
１で構成されたメモリセルアレイと、これらのメモリセ
ル１をワード線ＷＴ１〜ＷＴｍを介して駆動するための
ワード線駆動回路２と、ディジット線Ｄ１，Ｄ１の反転
〜Ｄｎ，Ｄｎの反転を介して駆動するためのディジット
線駆動回路３と、書き込み入力信号ＷＥの反転によりメ
モリセル１のデータの読み出し及び書き込みを制御する
読み出し／書き込み制御回路４と、センスアンプ６とを
有している。これらの駆動回路２，３は、アドレス入力
信号からのデコード出力信号である入力信号（ＶＸ１，
ＶＸｉ，ＶＹ１〜ＶＹｊ）により駆動されるが、ここで
の説明は省略する。
回路図である。図４に示すように、従来の半導体記憶装
置は、ｍ行，ｎ列のメモリセル（ＭＣ１１〜ＭＣｍｎ）
１で構成されたメモリセルアレイと、これらのメモリセ
ル１をワード線ＷＴ１〜ＷＴｍを介して駆動するための
ワード線駆動回路２と、ディジット線Ｄ１，Ｄ１の反転
〜Ｄｎ，Ｄｎの反転を介して駆動するためのディジット
線駆動回路３と、書き込み入力信号ＷＥの反転によりメ
モリセル１のデータの読み出し及び書き込みを制御する
読み出し／書き込み制御回路４と、センスアンプ６とを
有している。これらの駆動回路２，３は、アドレス入力
信号からのデコード出力信号である入力信号（ＶＸ１，
ＶＸｉ，ＶＹ１〜ＶＹｊ）により駆動されるが、ここで
の説明は省略する。
【０００４】次に、かかる半導体記憶回路の動作につい
て説明する。まず、駆動回路２により１つのワード信号
線ＷＴｉが選択されてハイレベルになり、同時に駆動回
路３により１つのディジット線対Ｄｊ，Ｄｉの反転が選
択される。これらの駆動回路２．３により選択されたメ
モリセル（ＭＣ）１には、読み出し電流ＩＤもしくはＩ
Ｄの反転が流れる。ここで、読み出し動作においては、
読み出し／書き込み制御回路４より駆動される読み出し
信号電位と選択メモリセル１の内部電位との差電位によ
り、読み出し電流ＩＤもしくはＩＤ反転が選択メモリセ
ルから流れるか、あるいは読み出し用トランジスタＱＲ
１〜ＱＲｎ（ＱＲ１の反転〜Ｑｎの反転）から流れる。
このために、トランジスタＱＲ，ＱＲの反転のコレクタ
電流に差が生じる。センスアンプ６はこの差電流により
読み出し動作を行なう。一方、書き込み動作において
は、読み出し／書き込み制御回路４より相補関係にある
書き込み制御信号が出力される。これはハイレベル信号
の場合、ディジット線電位がハイレベルとなり、このデ
ィジット線に接続されているトランジスタはエミッタ電
位もハイレベルとなってＯＦＦとなる。逆に、これがロ
ウレベル信号の場合、エミッタ電位もロウレベルとなっ
てトランジスタは強制的にＯＮ状態となり、書き込み動
作が行なわれる。
て説明する。まず、駆動回路２により１つのワード信号
線ＷＴｉが選択されてハイレベルになり、同時に駆動回
路３により１つのディジット線対Ｄｊ，Ｄｉの反転が選
択される。これらの駆動回路２．３により選択されたメ
モリセル（ＭＣ）１には、読み出し電流ＩＤもしくはＩ
Ｄの反転が流れる。ここで、読み出し動作においては、
読み出し／書き込み制御回路４より駆動される読み出し
信号電位と選択メモリセル１の内部電位との差電位によ
り、読み出し電流ＩＤもしくはＩＤ反転が選択メモリセ
ルから流れるか、あるいは読み出し用トランジスタＱＲ
１〜ＱＲｎ（ＱＲ１の反転〜Ｑｎの反転）から流れる。
このために、トランジスタＱＲ，ＱＲの反転のコレクタ
電流に差が生じる。センスアンプ６はこの差電流により
読み出し動作を行なう。一方、書き込み動作において
は、読み出し／書き込み制御回路４より相補関係にある
書き込み制御信号が出力される。これはハイレベル信号
の場合、ディジット線電位がハイレベルとなり、このデ
ィジット線に接続されているトランジスタはエミッタ電
位もハイレベルとなってＯＦＦとなる。逆に、これがロ
ウレベル信号の場合、エミッタ電位もロウレベルとなっ
てトランジスタは強制的にＯＮ状態となり、書き込み動
作が行なわれる。
【０００５】かかる半導体記憶装置は、書き込み動作時
の際、書き込み入力信号に対するアドレス入力信号のセ
ットアップ時間が十分に長いと、データの書き込みに要
する時間が長くなり、逆にセットアップ時間が短いと、
データの書き込み時間は短くなるという関係にある。
の際、書き込み入力信号に対するアドレス入力信号のセ
ットアップ時間が十分に長いと、データの書き込みに要
する時間が長くなり、逆にセットアップ時間が短いと、
データの書き込み時間は短くなるという関係にある。
【０００６】図５（ａ），（ｂ）はそれぞれ図４におけ
るセットアップ時間特性図および書き込みパルス幅特性
図である。図５（ａ），（ｂ）に示すように、セットア
ップ時間ｔｓＡが−側になると、書き込みパルス信号ｔ
ｗＰはアドレス信号Ａｄｄが変化する前のメモリセルに
書き込むことになるので長くなる。すなわち、セットア
ップ時間ｔｓＡが短いと、アドレス入力信号Ａｄｄの変
化により選択されるセルが非選択状態から選択状態へと
いう過渡期、言い換えれば不安定状態にあるので、書き
込み信号により容易にデータの書き込みが可能になる。
ところが、セットアップ時間が十分に長いと、選択セル
は安定状態に入っているため、データを書き込むのに時
間を要することになる。
るセットアップ時間特性図および書き込みパルス幅特性
図である。図５（ａ），（ｂ）に示すように、セットア
ップ時間ｔｓＡが−側になると、書き込みパルス信号ｔ
ｗＰはアドレス信号Ａｄｄが変化する前のメモリセルに
書き込むことになるので長くなる。すなわち、セットア
ップ時間ｔｓＡが短いと、アドレス入力信号Ａｄｄの変
化により選択されるセルが非選択状態から選択状態へと
いう過渡期、言い換えれば不安定状態にあるので、書き
込み信号により容易にデータの書き込みが可能になる。
ところが、セットアップ時間が十分に長いと、選択セル
は安定状態に入っているため、データを書き込むのに時
間を要することになる。
【０００７】図６は図４に示すメモリセルの具体的回路
図である。図６に示すように、メモリセル１はＰＮＰト
ランジスタＱ１，Ｑ２を負荷とし、ＮＰＮトランジスタ
Ｑ３，Ｑ４をデータ保持手段として構成される。このＰ
ＮＰ負荷型のメモリセル１は深い飽和状態で動作させる
ので、蓄積電荷が大きく、又この蓄積電荷がセットアッ
プ時間に大きく影響するということもある。従って、セ
ットアップ時間が短い場合と長い場合では、書き込みパ
ルス幅に２倍以上の差を生じている。
図である。図６に示すように、メモリセル１はＰＮＰト
ランジスタＱ１，Ｑ２を負荷とし、ＮＰＮトランジスタ
Ｑ３，Ｑ４をデータ保持手段として構成される。このＰ
ＮＰ負荷型のメモリセル１は深い飽和状態で動作させる
ので、蓄積電荷が大きく、又この蓄積電荷がセットアッ
プ時間に大きく影響するということもある。従って、セ
ットアップ時間が短い場合と長い場合では、書き込みパ
ルス幅に２倍以上の差を生じている。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、セットアップ時間の長短により書き込みパ
ルスの幅に差が生ずるという欠点がある。
記憶装置は、セットアップ時間の長短により書き込みパ
ルスの幅に差が生ずるという欠点がある。
【０００９】本発明の目的は、かかるセットアップ時間
の長短にかかわらず、書き込み動作における書き込み時
間を常に短いパルス幅で書き込むことのできる半導体記
憶装置を提供することにある。
の長短にかかわらず、書き込み動作における書き込み時
間を常に短いパルス幅で書き込むことのできる半導体記
憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、バイポーラトランジスタを含んで形成したメモリセ
ルアレイと、アドレス入力信号を受けて前記メモリセル
アレイの各メモリセルを駆動するワード線駆動回路およ
びディジット線駆動回路と、書き込み入力信号により前
記各メモリセルの読み出し及び書き込み動作を制御する
読み出し／書き込み制御回路と、前記書き込み入力信号
を感知して発生するワンショットパルス信号により前記
ワード線駆動回路および前記ディジット線駆動回路を制
御するパルス発生回路とを有して構成される。
は、バイポーラトランジスタを含んで形成したメモリセ
ルアレイと、アドレス入力信号を受けて前記メモリセル
アレイの各メモリセルを駆動するワード線駆動回路およ
びディジット線駆動回路と、書き込み入力信号により前
記各メモリセルの読み出し及び書き込み動作を制御する
読み出し／書き込み制御回路と、前記書き込み入力信号
を感知して発生するワンショットパルス信号により前記
ワード線駆動回路および前記ディジット線駆動回路を制
御するパルス発生回路とを有して構成される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の一実施例を示す半導体記憶
装置の回路図である。図１に示すように、本実施例はｍ
行，ｎ列のメモリセル（ＭＣ１１〜ＭＣｍｎ）１からな
るメモリセルアレイと、これらのメモリセル１をワード
線ＷＴ１〜ＷＴｍを介して駆動するワード線駆動回路２
およびディジット線Ｄ１，Ｄ１の反転〜Ｄｎ，Ｄｎの反
転を介して駆動する駆動回路３と、書き込み入力信号Ｗ
Ｅの反転を入力してメモリセルデータの読み出し及び書
き込みを制御する読み出し／書き込み制御回路４と、セ
ンスアンプ６とは、前述した図４の従来例とほぼ同様て
あるが、本実施例が従来例と大きく異なる点は、書き込
み入力信号ＷＥの反転を感知してワン・ショットパルス
を発生する回路５及びこのワン・ショットパルス信号を
駆動回路２，３に伝達するトランジスタＱＸ１，ＱＹ１
とを付加したことにある。要するに、本実施例はワン・
ショットパルスを発生するパルス発生回路５の出力によ
りワード線駆動回路２およびディジット線駆動回路３の
各トランジスタＱＸ１，ＱＹ１を介して選択セルにワン
・ショットパルスを強制的にノイズとして印加するもの
である。
装置の回路図である。図１に示すように、本実施例はｍ
行，ｎ列のメモリセル（ＭＣ１１〜ＭＣｍｎ）１からな
るメモリセルアレイと、これらのメモリセル１をワード
線ＷＴ１〜ＷＴｍを介して駆動するワード線駆動回路２
およびディジット線Ｄ１，Ｄ１の反転〜Ｄｎ，Ｄｎの反
転を介して駆動する駆動回路３と、書き込み入力信号Ｗ
Ｅの反転を入力してメモリセルデータの読み出し及び書
き込みを制御する読み出し／書き込み制御回路４と、セ
ンスアンプ６とは、前述した図４の従来例とほぼ同様て
あるが、本実施例が従来例と大きく異なる点は、書き込
み入力信号ＷＥの反転を感知してワン・ショットパルス
を発生する回路５及びこのワン・ショットパルス信号を
駆動回路２，３に伝達するトランジスタＱＸ１，ＱＹ１
とを付加したことにある。要するに、本実施例はワン・
ショットパルスを発生するパルス発生回路５の出力によ
りワード線駆動回路２およびディジット線駆動回路３の
各トランジスタＱＸ１，ＱＹ１を介して選択セルにワン
・ショットパルスを強制的にノイズとして印加するもの
である。
【００１３】図２は図１に示すパルス発生回路の入出力
波形図である。図２に示すように、このパルス発生回路
５は書き込み入力信号ＷＥの反転が入力され、ロウレベ
ルになると、ワンショットパルス信号を出力する。ここ
で、再び図１の説明に戻る。
波形図である。図２に示すように、このパルス発生回路
５は書き込み入力信号ＷＥの反転が入力され、ロウレベ
ルになると、ワンショットパルス信号を出力する。ここ
で、再び図１の説明に戻る。
【００１４】まず、書き込み動作について、パルス発生
回路５は入力信号としてＷＥ反転のロウエッヂを感知
し、ハイのワン・ショットパルス信号を発生する。すな
わち、書き込み信号として印加されたロウの入力信号
は、パルス発生回路５によりワン・ショットパルス出力
信号に変換され、駆動回路２，３に各々接続されている
トランジスタＱＸ１〜ＱＸｍおよびＱＹ１〜ＱＹｎの入
力信号として伝達される。これらの駆動回路２，３はＮ
ＡＮＤ回路で構成されているので、選択されている駆動
回路は入力されたワン・ショットパルス信号により一時
的に非選択状態となる。これにより、メモリセル１は一
時的に不安定な状態になり、ここに読み出し／書き込み
制御回路４を介して駆動される書き込み制御信号が入る
ことになる。従って、セットアップ時間が長い場合で
も、書き込み入力信号ＷＥの反転が印加されると、一時
的にメモリセル１にノイズが入り、容易に書き込みが行
なわれることになる。
回路５は入力信号としてＷＥ反転のロウエッヂを感知
し、ハイのワン・ショットパルス信号を発生する。すな
わち、書き込み信号として印加されたロウの入力信号
は、パルス発生回路５によりワン・ショットパルス出力
信号に変換され、駆動回路２，３に各々接続されている
トランジスタＱＸ１〜ＱＸｍおよびＱＹ１〜ＱＹｎの入
力信号として伝達される。これらの駆動回路２，３はＮ
ＡＮＤ回路で構成されているので、選択されている駆動
回路は入力されたワン・ショットパルス信号により一時
的に非選択状態となる。これにより、メモリセル１は一
時的に不安定な状態になり、ここに読み出し／書き込み
制御回路４を介して駆動される書き込み制御信号が入る
ことになる。従って、セットアップ時間が長い場合で
も、書き込み入力信号ＷＥの反転が印加されると、一時
的にメモリセル１にノイズが入り、容易に書き込みが行
なわれることになる。
【００１５】一方、読み出し動作においては、パルス発
生回路５は応答せずに、ロウレベルを発生しているの
で、通常の読み出し動作が行なわれる。
生回路５は応答せずに、ロウレベルを発生しているの
で、通常の読み出し動作が行なわれる。
【００１６】図３は本発明の他の実施例を示す半導体記
憶装置の回路図である。図３に示すように、本実施例も
ｍ行ｎ列のメモリセル１からなるメモリセルアレイと、
メモリセル１を駆動するワード線駆動回路２およびディ
ジット線駆動回路３と、メモリセル１のデータの読み出
し書き込みを制御する読み出し／書き込み制御回路４
と、書き込み入力信号ＷＥの反転を感知してワン・ショ
ットパルスを発生するパルス発生回路５およびセンスア
ンプ（ＳＡ）６は前述した一実施例の回路と同じであ
る。本実施例が前述の一実施例と異なるのは、メモリセ
ル１を駆動する駆動回路２．３の出力部にダイオードＤ
Ｘ１〜ＤＸｍおよびＤＹ１〜ＤＹｎを接続し、共通接続
部であるカソード側を定電流源回路に接続したことにあ
る。かかる記憶回路において、パルス発生回路５からの
ワン・ショットパルス信号はこの定電流源回路へ伝達さ
れ、電流を制御するが、通常状態ではこの定電流源回路
の定電流は流れず、パルス信号がはいった時にのみ定電
流を流すように設定する。これにより、書き込み動作時
に書き込み入力信号ＷＥの反転が印加されると、ワン・
ショットパルス信号を発生し、このパルス信号による定
電流が選択された駆動回路２および３に接続されたダイ
オードを介して流れるので、選択された駆動回路２およ
び３は一時的に非選択状態となり、容易に書き込みが行
なわれることになる。
憶装置の回路図である。図３に示すように、本実施例も
ｍ行ｎ列のメモリセル１からなるメモリセルアレイと、
メモリセル１を駆動するワード線駆動回路２およびディ
ジット線駆動回路３と、メモリセル１のデータの読み出
し書き込みを制御する読み出し／書き込み制御回路４
と、書き込み入力信号ＷＥの反転を感知してワン・ショ
ットパルスを発生するパルス発生回路５およびセンスア
ンプ（ＳＡ）６は前述した一実施例の回路と同じであ
る。本実施例が前述の一実施例と異なるのは、メモリセ
ル１を駆動する駆動回路２．３の出力部にダイオードＤ
Ｘ１〜ＤＸｍおよびＤＹ１〜ＤＹｎを接続し、共通接続
部であるカソード側を定電流源回路に接続したことにあ
る。かかる記憶回路において、パルス発生回路５からの
ワン・ショットパルス信号はこの定電流源回路へ伝達さ
れ、電流を制御するが、通常状態ではこの定電流源回路
の定電流は流れず、パルス信号がはいった時にのみ定電
流を流すように設定する。これにより、書き込み動作時
に書き込み入力信号ＷＥの反転が印加されると、ワン・
ショットパルス信号を発生し、このパルス信号による定
電流が選択された駆動回路２および３に接続されたダイ
オードを介して流れるので、選択された駆動回路２およ
び３は一時的に非選択状態となり、容易に書き込みが行
なわれることになる。
【００１７】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、書き込み入力信号を感知しワン・ショットパ
ルス信号を発生する回路と、このワン・ショットパルス
信号によりメモリセルを駆動する信号を一時的に非選択
状態とする駆動回路とを有することにより、書き込み動
作においては、常に短い書き込みパルス幅で書き込みを
可能にするという効果がある。
憶装置は、書き込み入力信号を感知しワン・ショットパ
ルス信号を発生する回路と、このワン・ショットパルス
信号によりメモリセルを駆動する信号を一時的に非選択
状態とする駆動回路とを有することにより、書き込み動
作においては、常に短い書き込みパルス幅で書き込みを
可能にするという効果がある。
【図１】本発明の一実施例を示す半導体記憶装置の回路
図である。
図である。
【図２】図１に示すパルス発生回路の入出力波形図であ
る。
る。
【図３】本発明の他の実施例を示す半導体記憶装置の回
路図である。
路図である。
【図４】従来の一例を示す半導体記憶装置の回路図であ
る。
る。
【図５】図４におけるセットアップ時間および書き込み
パルス幅の関係を表わす特性図である。
パルス幅の関係を表わす特性図である。
【図６】図４に示すメモリセルの具体的回路図である。
１ メモリセル ２ ワード線駆動回路 ３ ディジット線駆動回路 ４ 読み出し／書き込み制御回路 ５ パルス発生回路 ６ センスアンプ（ＳＡ） ＷＥ反転 書き込み入力信号 ＷＴ１〜ＷＴｍ ワード線 Ｄ１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転 ディジット線
Claims (1)
- 【特許請求の範囲】 【請求項１】 バイポーラトランジスタを含んで形成し
たメモリセルアレイと、アドレス入力信号を受けて前記
メモリセルアレイの各メモリセルを駆動するワード線駆
動回路およびディジット線駆動回路と、書き込み入力信
号により前記各メモリセルの読み出し及び書き込み動作
を制御する読み出し／書き込み制御回路と、前記書き込
み入力信号を感知して発生するワンショットパルス信号
により前記ワード線駆動回路および前記ディジット線駆
動回路を制御するパルス発生回路とを有することを特徴
とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163227A JPH0512880A (ja) | 1991-07-04 | 1991-07-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163227A JPH0512880A (ja) | 1991-07-04 | 1991-07-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512880A true JPH0512880A (ja) | 1993-01-22 |
Family
ID=15769742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163227A Pending JPH0512880A (ja) | 1991-07-04 | 1991-07-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012162494A3 (en) * | 2011-05-25 | 2013-01-24 | Micron Technology, Inc. | Apparatus and methods including a bipolar junction transistor coupled to a string of memory cells |
-
1991
- 1991-07-04 JP JP3163227A patent/JPH0512880A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012162494A3 (en) * | 2011-05-25 | 2013-01-24 | Micron Technology, Inc. | Apparatus and methods including a bipolar junction transistor coupled to a string of memory cells |
| US8638605B2 (en) | 2011-05-25 | 2014-01-28 | Micron Technology, Inc. | Apparatus and methods including a bipolar junction transistor coupled to a string of memory cells |
| US9711223B2 (en) | 2011-05-25 | 2017-07-18 | Micron Technology, Inc. | Apparatus and methods including a bipolar junction transistor coupled to a string of memory cells |
| US10269430B2 (en) | 2011-05-25 | 2019-04-23 | Micron Technology, Inc. | Apparatus and methods including a bipolar junction transistor coupled to a string of memory cells |
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