JPH05129282A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05129282A JPH05129282A JP28762791A JP28762791A JPH05129282A JP H05129282 A JPH05129282 A JP H05129282A JP 28762791 A JP28762791 A JP 28762791A JP 28762791 A JP28762791 A JP 28762791A JP H05129282 A JPH05129282 A JP H05129282A
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Abstract
(57)【要約】 （修正有）
【目的】 バーズヴィークのロコスシフト量が小さく、
また、接合耐圧が向上した微細化の実現が可能な半導体
装置およびその製造方法を提供する 【構成】 本発明の半導体装置はバーズヴィークのロコ
スシフト量が０．１５μｍ以下である構造とする。ま
た、本発明の半導体装置の製造方法は、Ｓｉ基板上に第
１のＳｉＯ2 膜、ＳｉＮ膜、第２のＳｉＯ2 膜を続いて
形成した後、素子領域となる上記Ｓｉ基板直上の第１の
ＳｉＯ2 膜、ＳｉＮ膜および第２のＳｉＯ 2 膜を残存さ
せるようエッチングを行い、その後、このＳｉ基板全面
に第３のＳｉＯ2 膜を形成した後、その残存した各層の
の側面に第３のＳｉＯ2 膜からなるサイドウォールを形
成し、その後、サイドウォールと第２のＳｉＯ2 膜を除
去するとともに、第１のＳｉＯ2 膜を所定幅後退させる
ようオーバーエッチングした後、ＬＯＣＯＳ酸化を行う
ことを特徴とする。
また、接合耐圧が向上した微細化の実現が可能な半導体
装置およびその製造方法を提供する 【構成】 本発明の半導体装置はバーズヴィークのロコ
スシフト量が０．１５μｍ以下である構造とする。ま
た、本発明の半導体装置の製造方法は、Ｓｉ基板上に第
１のＳｉＯ2 膜、ＳｉＮ膜、第２のＳｉＯ2 膜を続いて
形成した後、素子領域となる上記Ｓｉ基板直上の第１の
ＳｉＯ2 膜、ＳｉＮ膜および第２のＳｉＯ 2 膜を残存さ
せるようエッチングを行い、その後、このＳｉ基板全面
に第３のＳｉＯ2 膜を形成した後、その残存した各層の
の側面に第３のＳｉＯ2 膜からなるサイドウォールを形
成し、その後、サイドウォールと第２のＳｉＯ2 膜を除
去するとともに、第１のＳｉＯ2 膜を所定幅後退させる
ようオーバーエッチングした後、ＬＯＣＯＳ酸化を行う
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】 本発明は半導体装置およびその
製造方法に関し、特に、素子分離形成された半導体装置
およびその形成方法に関する。
製造方法に関し、特に、素子分離形成された半導体装置
およびその形成方法に関する。
【０００２】
【従来の技術】 ＬＳＩでは多くのデバイスを同一の平
面に配置するためにデバイスとデバイスの間を電気的に
絶縁しなければならない。このデバイス間のアイソレー
ションは、ＬＯＣＯＳ法により形成される厚い酸化膜が
用いられている。
面に配置するためにデバイスとデバイスの間を電気的に
絶縁しなければならない。このデバイス間のアイソレー
ションは、ＬＯＣＯＳ法により形成される厚い酸化膜が
用いられている。
【０００３】図３（ｅ）は、従来例で、素子分離形成さ
れた半導体装置の模式的断面図である。すなわち、Ｓｉ
基板１０上には、素子領域７０が、ＬＯＣＯＳ酸化膜５
０により素子分離されて形成されている。このＬＯＣＯ
Ｓ酸化膜５０直下にはイオン拡散層６０が形成されてい
る。この従来例においては、ＬＯＣＯＳ酸化膜５０が形
成される際に生じるバーズヴィーク８０の量、すなわ
ち、ロコスシフト量Ｗb は０．３μｍ、また、接合耐圧
は１５Ｖ程度のものが得られている。
れた半導体装置の模式的断面図である。すなわち、Ｓｉ
基板１０上には、素子領域７０が、ＬＯＣＯＳ酸化膜５
０により素子分離されて形成されている。このＬＯＣＯ
Ｓ酸化膜５０直下にはイオン拡散層６０が形成されてい
る。この従来例においては、ＬＯＣＯＳ酸化膜５０が形
成される際に生じるバーズヴィーク８０の量、すなわ
ち、ロコスシフト量Ｗb は０．３μｍ、また、接合耐圧
は１５Ｖ程度のものが得られている。
【０００４】この半導体装置の製造方法を、図３に基づ
いて、以下に説明する。Ｓｉ基板１０を酸化することに
より、Ｓｉ基板上にＳｉＯ2 膜２０を２８０Å形成した
後、そのＳｉＯ2 膜２０上にＣＶＤ法により、ＳｉＮ膜
３０を１２００Å形成する〔図３（ａ）〕。
いて、以下に説明する。Ｓｉ基板１０を酸化することに
より、Ｓｉ基板上にＳｉＯ2 膜２０を２８０Å形成した
後、そのＳｉＯ2 膜２０上にＣＶＤ法により、ＳｉＮ膜
３０を１２００Å形成する〔図３（ａ）〕。
【０００５】次に、フォトレジストパターン４０で素子
分離領域をエッチングし、ＳｉＯ2 膜２０およびＳｉＮ
膜３０をパターンニングする〔図３（ｂ）〕。続いて、
フォトレジストパターン４０を剥離した後、フィールド
反転を防止するために、イオン種11Ｂ+ 、エネルギ２５
ｋｅＶでイオン注入を行う〔図３（ｃ）〕。
分離領域をエッチングし、ＳｉＯ2 膜２０およびＳｉＮ
膜３０をパターンニングする〔図３（ｂ）〕。続いて、
フォトレジストパターン４０を剥離した後、フィールド
反転を防止するために、イオン種11Ｂ+ 、エネルギ２５
ｋｅＶでイオン注入を行う〔図３（ｃ）〕。
【０００６】次に、ＬＯＣＯＳ酸化を行うことにより、
ＬＯＣＯＳ酸化膜５０を形成する〔図３（ｄ）〕。そし
て、ＳｉＮ膜３０とＳｉＯ2 膜２０を除去することによ
り、活性領域９０と素子領域７０が形成される〔図３
（ｅ）〕。
ＬＯＣＯＳ酸化膜５０を形成する〔図３（ｄ）〕。そし
て、ＳｉＮ膜３０とＳｉＯ2 膜２０を除去することによ
り、活性領域９０と素子領域７０が形成される〔図３
（ｅ）〕。
【０００７】
【発明が解決しようとする課題】 ところが、従来の半
導体装置では上述したように、ロコスシフト量が０．３
μｍと大きい。すなわち、素子分離形成において、バー
ズヴィーク量が大きくなると、微細化することができな
い。また、ＬＯＣＯＳ酸化膜のエッジ部が大きいことか
ら接合耐圧は１５Ｖ程度しか得ることができなという問
題があった。
導体装置では上述したように、ロコスシフト量が０．３
μｍと大きい。すなわち、素子分離形成において、バー
ズヴィーク量が大きくなると、微細化することができな
い。また、ＬＯＣＯＳ酸化膜のエッジ部が大きいことか
ら接合耐圧は１５Ｖ程度しか得ることができなという問
題があった。
【０００８】本発明は以上の問題点を解決すべくなされ
たもので、ロコスシフト量が小さく、かつ、接合耐圧が
向上した、さらに、微細化の可能な半導体装置およびそ
の製造方法を提供することを目的としている。
たもので、ロコスシフト量が小さく、かつ、接合耐圧が
向上した、さらに、微細化の可能な半導体装置およびそ
の製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】 本発明の半導体装置
は、Ｓｉ基板上に形成されたＬＯＣＯＳ酸化膜により、
素子領域が分離形成された半導体装置において、上記Ｌ
ＯＣＯＳ酸化膜の端部に形成されたバーズヴィークのロ
コスシフト量を０．１５μｍ以下とすることによって特
徴付けられる。
は、Ｓｉ基板上に形成されたＬＯＣＯＳ酸化膜により、
素子領域が分離形成された半導体装置において、上記Ｌ
ＯＣＯＳ酸化膜の端部に形成されたバーズヴィークのロ
コスシフト量を０．１５μｍ以下とすることによって特
徴付けられる。
【００１０】また、本発明の半導体装置の製造方法は、
Ｓｉ基板上に第１のＳｉＯ2 膜を形成した後、その第１
のＳｉＯ2 膜上にＳｉＮ膜を形成し、その後、そのＳｉ
Ｎ膜上に第２のＳｉＯ2 膜を形成した後、素子領域とな
る上記Ｓｉ基板直上の第１のＳｉＯ2 膜、ＳｉＮ膜およ
び第２のＳｉＯ2 膜を残存させるようエッチングを行
い、その後、このＳｉ基板全面に第３のＳｉＯ2 膜を形
成した後、残存させた上記第１のＳｉＯ2 膜、ＳｉＮ膜
および第２のＳｉＯ2 膜の側面に上記第３のＳｉＯ2 膜
からなるサイドウォールが形成されるようその第３のＳ
ｉＯ2 膜をエッチングし、その後、上記サイドウォール
および、上記ＳｉＮ膜上の第２のＳｉＯ2 膜を除去する
とともに、上記ＳｉＮ膜直下の第１のＳｉＯ2 膜を所定
幅後退させるようオーバーエッチングした後、ＬＯＣＯ
Ｓ酸化を行い、その後上記素子領域が形成されるＳｉ基
板直上の第１のＳｉＯ2 膜およびＳｉＮ膜を除去するこ
とを特徴とする。
Ｓｉ基板上に第１のＳｉＯ2 膜を形成した後、その第１
のＳｉＯ2 膜上にＳｉＮ膜を形成し、その後、そのＳｉ
Ｎ膜上に第２のＳｉＯ2 膜を形成した後、素子領域とな
る上記Ｓｉ基板直上の第１のＳｉＯ2 膜、ＳｉＮ膜およ
び第２のＳｉＯ2 膜を残存させるようエッチングを行
い、その後、このＳｉ基板全面に第３のＳｉＯ2 膜を形
成した後、残存させた上記第１のＳｉＯ2 膜、ＳｉＮ膜
および第２のＳｉＯ2 膜の側面に上記第３のＳｉＯ2 膜
からなるサイドウォールが形成されるようその第３のＳ
ｉＯ2 膜をエッチングし、その後、上記サイドウォール
および、上記ＳｉＮ膜上の第２のＳｉＯ2 膜を除去する
とともに、上記ＳｉＮ膜直下の第１のＳｉＯ2 膜を所定
幅後退させるようオーバーエッチングした後、ＬＯＣＯ
Ｓ酸化を行い、その後上記素子領域が形成されるＳｉ基
板直上の第１のＳｉＯ2 膜およびＳｉＮ膜を除去するこ
とを特徴とする。
【００１１】
【作用】 本発明の半導体装置は、バーズヴィークのロ
コスシフト量を０．１５μｍ以下に抑える構造としたか
ら、素子形成領域の減少を小さくできる。また、本発明
の半導体装置の製造方法は、第３のＳｉＯ2 膜を形成し
て、サイドウォール幅を安定に得るとともに、その第３
のＳｉＯ2 膜をエッチングして得られるサイドウォール
の幅の領域でオフセットを形成できる。したがって、接
合耐圧を２０Ｖ以上にすることができる。また、サイド
ウォール除去工程で素子形成領域直上のＳｉＯ2 膜を所
定量、後退するようオーバーエッチングを行うことによ
り、ロコス酸化時にそのＳｉＯ2 膜上のＳｉＮ膜とのス
トレスを減少させ、ロコスシフト量は０．１５μｍ以下
となる。
コスシフト量を０．１５μｍ以下に抑える構造としたか
ら、素子形成領域の減少を小さくできる。また、本発明
の半導体装置の製造方法は、第３のＳｉＯ2 膜を形成し
て、サイドウォール幅を安定に得るとともに、その第３
のＳｉＯ2 膜をエッチングして得られるサイドウォール
の幅の領域でオフセットを形成できる。したがって、接
合耐圧を２０Ｖ以上にすることができる。また、サイド
ウォール除去工程で素子形成領域直上のＳｉＯ2 膜を所
定量、後退するようオーバーエッチングを行うことによ
り、ロコス酸化時にそのＳｉＯ2 膜上のＳｉＮ膜とのス
トレスを減少させ、ロコスシフト量は０．１５μｍ以下
となる。
【００１２】
【実施例】 図１（ｃ）は本発明装置の実施例の模式断
面図である。以下に、図面を参照しつつ、本発明装置の
実施例を説明する。Ｓｉ基板１上に、素子領域９ａを分
離するＬＯＣＯＳ酸化膜８が形成されている。このＬＯ
ＣＯＳ酸化膜８のバーズヴィークのロコスシフト量ＷB
は０．１５μｍである。また、ＬＯＣＯＳ酸化膜８直下
には素子領域９ａとオフセット領域ＷB を挟んでイオン
拡散層７が形成されている。
面図である。以下に、図面を参照しつつ、本発明装置の
実施例を説明する。Ｓｉ基板１上に、素子領域９ａを分
離するＬＯＣＯＳ酸化膜８が形成されている。このＬＯ
ＣＯＳ酸化膜８のバーズヴィークのロコスシフト量ＷB
は０．１５μｍである。また、ＬＯＣＯＳ酸化膜８直下
には素子領域９ａとオフセット領域ＷB を挟んでイオン
拡散層７が形成されている。
【００１３】また、このような構造の半導体装置の製造
方法を図１および図２に示す。以下に、図面を参照しつ
つ、本発明装置の実施例を説明する。まず、Ｓｉ基板１
を酸化することにより、Ｓｉ基板１上にＳｉＯ2 膜２を
２８０Å形成し、その後、そのＳｉＯ2 膜２上にＣＶＤ
法によりＳｉＮ膜３を２６００Å形成する。その後、こ
のＳｉＮ膜３上にＳｉＯ2 膜４を１０００Å形成する
〔図１（ａ）〕。
方法を図１および図２に示す。以下に、図面を参照しつ
つ、本発明装置の実施例を説明する。まず、Ｓｉ基板１
を酸化することにより、Ｓｉ基板１上にＳｉＯ2 膜２を
２８０Å形成し、その後、そのＳｉＯ2 膜２上にＣＶＤ
法によりＳｉＮ膜３を２６００Å形成する。その後、こ
のＳｉＮ膜３上にＳｉＯ2 膜４を１０００Å形成する
〔図１（ａ）〕。
【００１４】次に、フォトレジストパターン５により、
素子形成領域を除くＳｉＯ2 膜２，ＳｉＮ膜３およびＳ
ｉＯ2 膜４をエッチングすることにより、パターンニン
グを行う〔図１（ｂ）〕。
素子形成領域を除くＳｉＯ2 膜２，ＳｉＮ膜３およびＳ
ｉＯ2 膜４をエッチングすることにより、パターンニン
グを行う〔図１（ｂ）〕。
【００１５】その後、レジスト５を剥離した後、このＳ
ｉ基板１全面にＳｉＯ2 膜６を３０００Å堆積する〔図
１（ｃ）〕。さらに、全面にエッチバック（ドライエッ
チング技術）を行うことにより、残存したＳｉＯ2 膜
２，ＳｉＮ膜３およびＳｉＯ2 膜４の側面にＳｉＯ2 膜
６からなるサイドウォール６ａを形成する。このサイド
ウォール６ａの幅Ａは、０．２５μｍとなるように形成
する。その後、フィールド反転を防止するためのイオン
注入をイオン種11Ｂ+ 、エネルギ５０ｋｅＶ、ドーズ量
５×１０13cm-2の条件で行う〔図１（ｄ）〕。 このイ
オン注入により素子形成領域およびサイドウォール直下
を除くＳｉ基板１上には、イオン拡散層７が形成され
る。
ｉ基板１全面にＳｉＯ2 膜６を３０００Å堆積する〔図
１（ｃ）〕。さらに、全面にエッチバック（ドライエッ
チング技術）を行うことにより、残存したＳｉＯ2 膜
２，ＳｉＮ膜３およびＳｉＯ2 膜４の側面にＳｉＯ2 膜
６からなるサイドウォール６ａを形成する。このサイド
ウォール６ａの幅Ａは、０．２５μｍとなるように形成
する。その後、フィールド反転を防止するためのイオン
注入をイオン種11Ｂ+ 、エネルギ５０ｋｅＶ、ドーズ量
５×１０13cm-2の条件で行う〔図１（ｄ）〕。 このイ
オン注入により素子形成領域およびサイドウォール直下
を除くＳｉ基板１上には、イオン拡散層７が形成され
る。
【００１６】次に、ウェットエッチング技術により、サ
イドウォール６ａを除去する。この時、ＳｉＮ膜３上の
ＳｉＯ2 膜４も除去する。この工程では、ＳｉＯ2 膜２
の端部を０．０５μｍ程度シフトするようにオーバーエ
ッチを行う。また、サイドウォールの幅Ａ０．２５μｍ
との領域でオフセット領域が形成される。また、〔図２
（ａ）〕。
イドウォール６ａを除去する。この時、ＳｉＮ膜３上の
ＳｉＯ2 膜４も除去する。この工程では、ＳｉＯ2 膜２
の端部を０．０５μｍ程度シフトするようにオーバーエ
ッチを行う。また、サイドウォールの幅Ａ０．２５μｍ
との領域でオフセット領域が形成される。また、〔図２
（ａ）〕。
【００１７】次に、ＬＯＣＯＳ酸化を行い、ＬＯＣＯＳ
酸化膜８を形成する。前工程でＳｉＯ2 膜２の端部を
０．０５μｍ程度でシフトさせたことにより、ＬＯＣＯ
Ｓ酸化によるＳｉＮ膜３とのストレスは緩和され、図に
示すような形状のＬＯＣＯＳ酸化膜８が形成される〔図
２（ｂ）〕。
酸化膜８を形成する。前工程でＳｉＯ2 膜２の端部を
０．０５μｍ程度でシフトさせたことにより、ＬＯＣＯ
Ｓ酸化によるＳｉＮ膜３とのストレスは緩和され、図に
示すような形状のＬＯＣＯＳ酸化膜８が形成される〔図
２（ｂ）〕。
【００１８】最後に、ＳｉＮ膜３および形成される素子
領域９ａ上のＳｉＯ2 膜を除去する。この工程により、
素子領域９ａおよび活性領域９ｂの形成が完了する。以
上説明した工程により、ＬＯＣＯＳ酸化によるバーズヴ
ィークのロコスシフト量ＷB は０．１５μｍ以下とする
ことができる。また、サイドウォールの幅の領域でオフ
セットを形成でき、本発明実施例では接合耐圧を２０Ｖ
以上にすることができる〔図２（ｃ）〕。
領域９ａ上のＳｉＯ2 膜を除去する。この工程により、
素子領域９ａおよび活性領域９ｂの形成が完了する。以
上説明した工程により、ＬＯＣＯＳ酸化によるバーズヴ
ィークのロコスシフト量ＷB は０．１５μｍ以下とする
ことができる。また、サイドウォールの幅の領域でオフ
セットを形成でき、本発明実施例では接合耐圧を２０Ｖ
以上にすることができる〔図２（ｃ）〕。
【００１９】
【発明の効果】 以上説明したように、本発明装置によ
れば、バーズヴィークのロコスシフト量を０．１５μｍ
以下とする構造としたから、素子形成領域の減少を小さ
くでき、その結果、ＬＳＩの微細化を実現することがで
きる。
れば、バーズヴィークのロコスシフト量を０．１５μｍ
以下とする構造としたから、素子形成領域の減少を小さ
くでき、その結果、ＬＳＩの微細化を実現することがで
きる。
【００２０】また、本発明の方法によれば、安定したサ
イドウォール幅を得ることができ、その幅でオフセット
領域を形成するから、接合耐圧を向上することができ
る。
イドウォール幅を得ることができ、その幅でオフセット
領域を形成するから、接合耐圧を向上することができ
る。
【図１】 本発明実施例を説明する図
【図２】 本発明実施例を説明する図
【図３】 従来例を説明する図
１・・・・Ｓｉ基板 ２，４，６・・・・ＳｉＯ2 膜 ３・・・・ＳｉＮ膜 ５・・・・レジスト ６ａ・・・・サイドウォール ７・・・・イオン拡散層 ８・・・・ＬＯＣＯＳ酸化膜 ９・・・・素子領域 Ａ・・・・オフセット領域
Claims (2)
- 【請求項１】 Ｓｉ基板上に形成されたＬＯＣＯＳ酸化
膜により、素子領域が分離形成された半導体装置におい
て、上記ＬＯＣＯＳ酸化膜の端部に形成されたバーズヴ
ィークのロコスシフト量が０．１５μｍ以下であること
を特徴とする半導体装置。 - 【請求項２】 Ｓｉ基板上に第１のＳｉＯ2 膜を形成し
た後、その第１のＳｉＯ2 膜上にＳｉＮ膜を形成し、そ
の後、そのＳｉＮ膜上に第２のＳｉＯ2 膜を形成した
後、素子領域となる上記Ｓｉ基板直上の第１のＳｉＯ2
膜、ＳｉＮ膜および第２のＳｉＯ2 膜を残存させるよう
エッチングを行い、その後、このＳｉ基板全面に第３の
ＳｉＯ2膜を形成した後、残存させた上記第１のＳｉＯ
2 膜、ＳｉＮ膜および第２のＳｉＯ2 膜の側面に上記第
３のＳｉＯ2 膜からなるサイドウォールが形成されるよ
うその第３のＳｉＯ2 膜をエッチングし、その後、上記
サイドウォールおよび、上記ＳｉＮ膜上の第２のＳｉＯ
2 膜を除去するとともに、上記ＳｉＮ膜直下の第１のＳ
ｉＯ2 膜を所定幅後退させるようオーバーエッチングし
た後、ＬＯＣＯＳ酸化を行い、その後上記素子領域が形
成されるＳｉ基板直上の第１のＳｉＯ2 膜およびＳｉＮ
膜を除去する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28762791A JPH05129282A (ja) | 1991-11-01 | 1991-11-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28762791A JPH05129282A (ja) | 1991-11-01 | 1991-11-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129282A true JPH05129282A (ja) | 1993-05-25 |
Family
ID=17719694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28762791A Pending JPH05129282A (ja) | 1991-11-01 | 1991-11-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129282A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7687367B2 (en) | 2005-02-04 | 2010-03-30 | Yamaha Corporation | Manufacture method for semiconductor device having field oxide film |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165434A (ja) * | 1983-03-11 | 1984-09-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61120440A (ja) * | 1984-11-16 | 1986-06-07 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0379079A (ja) * | 1989-08-22 | 1991-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03127851A (ja) * | 1989-10-13 | 1991-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-11-01 JP JP28762791A patent/JPH05129282A/ja active Pending
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