JPH0715018A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0715018A JPH0715018A JP14242493A JP14242493A JPH0715018A JP H0715018 A JPH0715018 A JP H0715018A JP 14242493 A JP14242493 A JP 14242493A JP 14242493 A JP14242493 A JP 14242493A JP H0715018 A JPH0715018 A JP H0715018A
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- JP
- Japan
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- compound semiconductor
- metal layer
- fet
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Abstract
(57)【要約】
【目的】 ゲート長を０．２μｍ以下にまで短縮しても
短チャネル効果が抑止され、更に高周波化、高利得化が
可能となる新規な構造の電界効果トランジスタを提供す
る。 【構成】 化合物半導体基板の一主面に形成された凹凸
部と、前記凹凸部における凸部上面と凹部底面、または
前記凸部上面と前記化合物半導体基板の他主面に夫々被
着され前記化合物半導体基板とオーミック接合をなす第
一の金属層と、前記凸部側面に被着され前記化合物半導
体基板をショツトキ接合をなす第二の金属層とを具備し
てなる電界効果トランジスタ。
短チャネル効果が抑止され、更に高周波化、高利得化が
可能となる新規な構造の電界効果トランジスタを提供す
る。 【構成】 化合物半導体基板の一主面に形成された凹凸
部と、前記凹凸部における凸部上面と凹部底面、または
前記凸部上面と前記化合物半導体基板の他主面に夫々被
着され前記化合物半導体基板とオーミック接合をなす第
一の金属層と、前記凸部側面に被着され前記化合物半導
体基板をショツトキ接合をなす第二の金属層とを具備し
てなる電界効果トランジスタ。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタの
改良に関する。
改良に関する。
【０００２】
【従来の技術】ＧａＡｓをはじめとする化合物半導体を
用いた電界効果トランジスタ（以下ＦＥＴと略記する）
は、マイクロ波無線通信システムのキーデバイスとして
広く利用されている。近年のＦＥＴの性能向上は目ざま
しく、高周波化、低雑音化、高出力化を目指して今もな
お改良が続けられている。ＦＥＴの性能向上を図るため
にはいくつかの施策があるが、最も有効な方法はゲート
長の短縮である。ゲート長の短縮により、伝達コンダク
タンス（ｇｍ）が増加し、ゲート容量（Ｃｇｓ）が低減
する結果、高周波化、高利得化が達成される。初期に実
用化されたＦＥＴのゲート長は０．５〜１μｍが普通で
あったが、電子ビーム露光法を駆使した電極加工技術の
進展により、最近ではゲート長０．２μｍのＦＥＴが実
用化されるに至っている。
用いた電界効果トランジスタ（以下ＦＥＴと略記する）
は、マイクロ波無線通信システムのキーデバイスとして
広く利用されている。近年のＦＥＴの性能向上は目ざま
しく、高周波化、低雑音化、高出力化を目指して今もな
お改良が続けられている。ＦＥＴの性能向上を図るため
にはいくつかの施策があるが、最も有効な方法はゲート
長の短縮である。ゲート長の短縮により、伝達コンダク
タンス（ｇｍ）が増加し、ゲート容量（Ｃｇｓ）が低減
する結果、高周波化、高利得化が達成される。初期に実
用化されたＦＥＴのゲート長は０．５〜１μｍが普通で
あったが、電子ビーム露光法を駆使した電極加工技術の
進展により、最近ではゲート長０．２μｍのＦＥＴが実
用化されるに至っている。
【０００３】ゲート長の短縮による性能向上を図る上で
問題となるのが「短チャネル効果」である。以下従来例
にかかるＦＥＴの問題点として、図４を参照して短チャ
ネル効果について詳述する。
問題となるのが「短チャネル効果」である。以下従来例
にかかるＦＥＴの問題点として、図４を参照して短チャ
ネル効果について詳述する。
【０００４】図４は従来例に係るＧａＡｓ ＦＥＴの断
面構造を示す図であって、図中１０１は半絶縁性ＧａＡ
ｓ基板、１０２はチャネルとなるｎ型ＧａＡｓ層、１０
３，１０４はｎ型ＧａＡｓ層１０２とオーミック接触を
なす各々ソース及びドレイン電極、１０５はｎ型ＧａＡ
ｓ層１０２とショツトキ接合をなすゲート電極である。
図４に示すＧａＡｓ ＦＥＴは、ドレイン電極１０４か
らソース電極１０３に流れる電流を、ゲート電極１０５
に印加する電圧（電界）によりｎ型ＧａＡｓ層１０２中
に形成される空乏層により制御することをその動作原理
としている。
面構造を示す図であって、図中１０１は半絶縁性ＧａＡ
ｓ基板、１０２はチャネルとなるｎ型ＧａＡｓ層、１０
３，１０４はｎ型ＧａＡｓ層１０２とオーミック接触を
なす各々ソース及びドレイン電極、１０５はｎ型ＧａＡ
ｓ層１０２とショツトキ接合をなすゲート電極である。
図４に示すＧａＡｓ ＦＥＴは、ドレイン電極１０４か
らソース電極１０３に流れる電流を、ゲート電極１０５
に印加する電圧（電界）によりｎ型ＧａＡｓ層１０２中
に形成される空乏層により制御することをその動作原理
としている。
【０００５】図４に示すＧａＡｓ ＦＥＴにおいてゲー
ト長が短くなると、ゲート下の空乏層の形状が図中に実
線で示される半楕円形１０６から、破線で示される半円
形１０６ａに近くなり、チャネル中の電流を制御する深
さ方向（図で下方向）の電界成分に比べて、ゲート端か
ら横方向（図で左右方向）に伸びる電界成分が無視し得
なくなる。このためチャネル中の電流をゲート電界で有
効に制御できなくなる。また、ゲート長を短縮すると、
チャネル下の基板側を流れる電流成分が、チャネル中を
流れる電流成分に比べて無視し得ないものとなり、この
場合にも、ゲート電流をゲート電界で制御できなくな
る。
ト長が短くなると、ゲート下の空乏層の形状が図中に実
線で示される半楕円形１０６から、破線で示される半円
形１０６ａに近くなり、チャネル中の電流を制御する深
さ方向（図で下方向）の電界成分に比べて、ゲート端か
ら横方向（図で左右方向）に伸びる電界成分が無視し得
なくなる。このためチャネル中の電流をゲート電界で有
効に制御できなくなる。また、ゲート長を短縮すると、
チャネル下の基板側を流れる電流成分が、チャネル中を
流れる電流成分に比べて無視し得ないものとなり、この
場合にも、ゲート電流をゲート電界で制御できなくな
る。
【０００６】
【発明が解決しようとする課題】以上述べたゲート長短
縮に伴って生じるゲート下の空乏層の形状効果及び基板
側への電流のしみ出し効果をまとめて短チャネル効果と
呼んでいる。短チャネル効果が生じると、チャネル電流
を有効にゲート電圧（電界）で制御できなくなるため、
ピンチオフ近傍のｇｍが低下し、ドレインコンダクタン
ス（ｇｄ）が増加する。この結果ゲート長を短縮すると
却って利得が低下し、雑音指数（ＮＦ）が増加するとい
う問題があった。
縮に伴って生じるゲート下の空乏層の形状効果及び基板
側への電流のしみ出し効果をまとめて短チャネル効果と
呼んでいる。短チャネル効果が生じると、チャネル電流
を有効にゲート電圧（電界）で制御できなくなるため、
ピンチオフ近傍のｇｍが低下し、ドレインコンダクタン
ス（ｇｄ）が増加する。この結果ゲート長を短縮すると
却って利得が低下し、雑音指数（ＮＦ）が増加するとい
う問題があった。
【０００７】短チャネル効果を抑止するために従来行な
われている方法は、第一に空乏層の形状効果を緩和する
ためにゲート長の短縮に伴ってｎ型ＧａＡｓ層を薄くか
つ高濃度にするという方法であり、第二には基板側を流
れる電流を低減させるために、基板とｎ型ＧａＡｓ層と
の界面に例えばｐ型ＧａＡｓ層等のポテンシャル障壁と
なる層を挿入する方法である。しかしながら第一の方法
においては、ｎ型ＧａＡｓ層の高濃度薄層化により、ソ
ース、ドレインのオーミック接触抵抗が増大し、またゲ
ート、ソース間の耐圧が低下するという問題が生じる。
また、第二の方法では、ｐ型ＧａＡｓ層の挿入によりｎ
型ＧａＡｓ層とでｐｎ接合が形成される結果、浮遊容量
が増加するという問題が生じる。
われている方法は、第一に空乏層の形状効果を緩和する
ためにゲート長の短縮に伴ってｎ型ＧａＡｓ層を薄くか
つ高濃度にするという方法であり、第二には基板側を流
れる電流を低減させるために、基板とｎ型ＧａＡｓ層と
の界面に例えばｐ型ＧａＡｓ層等のポテンシャル障壁と
なる層を挿入する方法である。しかしながら第一の方法
においては、ｎ型ＧａＡｓ層の高濃度薄層化により、ソ
ース、ドレインのオーミック接触抵抗が増大し、またゲ
ート、ソース間の耐圧が低下するという問題が生じる。
また、第二の方法では、ｐ型ＧａＡｓ層の挿入によりｎ
型ＧａＡｓ層とでｐｎ接合が形成される結果、浮遊容量
が増加するという問題が生じる。
【０００８】以上詳述したように、図４に示す従来構造
のＦＥＴにおいては、ゲート長の短縮により性能向上を
図るという方法は、短チャネル効果が障害となって限界
に近づきつつあるのが実状であった。
のＦＥＴにおいては、ゲート長の短縮により性能向上を
図るという方法は、短チャネル効果が障害となって限界
に近づきつつあるのが実状であった。
【０００９】本発明は上記事情を考慮してなされたもの
であって、ゲート長を０．２μｍ以下にまで短縮しても
短チャネル効果が抑止され、更に高周波化、高利得化が
可能となる新規な構造の電界効果トランジスタを提供す
ることを目的としている。
であって、ゲート長を０．２μｍ以下にまで短縮しても
短チャネル効果が抑止され、更に高周波化、高利得化が
可能となる新規な構造の電界効果トランジスタを提供す
ることを目的としている。
【００１０】
【課題を解決するための手段】本発明に係る電界効果ト
ランジスタは、化合物半導体基板の一主面に形成された
凹凸部と、前記凹凸部における凸部上面と凹部底面、ま
たは前記凸部上面と前記化合物半導体基板の他主面に夫
々被着され前記化合物半導体基板とオーミック接合をな
す第一の金属層と、前記凸部側面に被着され前記化合物
半導体基板とショツトキ接合をなす第二の金属層とを具
備したことを特徴とする。また、前記凸部上面に被着さ
れた金属層がドレイン電極、前記凹部底面または前記化
合物半導体基板の他主面に被着された金属層がソース電
極、前記凸部側面に被着された金属層がゲート電極であ
ることを実施態様としている。
ランジスタは、化合物半導体基板の一主面に形成された
凹凸部と、前記凹凸部における凸部上面と凹部底面、ま
たは前記凸部上面と前記化合物半導体基板の他主面に夫
々被着され前記化合物半導体基板とオーミック接合をな
す第一の金属層と、前記凸部側面に被着され前記化合物
半導体基板とショツトキ接合をなす第二の金属層とを具
備したことを特徴とする。また、前記凸部上面に被着さ
れた金属層がドレイン電極、前記凹部底面または前記化
合物半導体基板の他主面に被着された金属層がソース電
極、前記凸部側面に被着された金属層がゲート電極であ
ることを実施態様としている。
【００１１】
【作用】上記構成の電界効果トランジスタにあっては、
化合物半導体基板の一主面に形成された凹凸部の凸部側
面にゲート電極を設けたことにより、ゲート長を短くで
きるとともに、ゲート長短縮により生じる短チャネル効
果を抑制できる結果、ＦＥＴの高周波化、高利得化が可
能になる。
化合物半導体基板の一主面に形成された凹凸部の凸部側
面にゲート電極を設けたことにより、ゲート長を短くで
きるとともに、ゲート長短縮により生じる短チャネル効
果を抑制できる結果、ＦＥＴの高周波化、高利得化が可
能になる。
【００１２】
【実施例】（実施例１）以下本発明の実施例につき図面
を参照して説明する。
を参照して説明する。
【００１３】図１は本発明にかかるＦＥＴの第一の実施
例を示すＦＥＴの断面図であって、図中１は半絶縁性Ｇ
ａＡｓ基板、２はｎ型ＧａＡｓ層、３、４は各々ソース
及びドレイン電極、５はゲート電極を示す。図におい
て、ソース及びドレイン電極３、４は、ｎ型ＧａＡｓ層
２とオーミック接合を形成し、またゲート電極５はｎ型
ＧａＡｓ層２とショツトキ接合を形成している。
例を示すＦＥＴの断面図であって、図中１は半絶縁性Ｇ
ａＡｓ基板、２はｎ型ＧａＡｓ層、３、４は各々ソース
及びドレイン電極、５はゲート電極を示す。図におい
て、ソース及びドレイン電極３、４は、ｎ型ＧａＡｓ層
２とオーミック接合を形成し、またゲート電極５はｎ型
ＧａＡｓ層２とショツトキ接合を形成している。
【００１４】図１に示すＦＥＴにおいて、ソース電極３
が接地電位、ドレイン電極４が正電位、ゲート電極５が
負電位になるようにバイアスを印加すると、ドレイン電
極流４よりソース電極３に向かってドレイン電流が流れ
（図中矢印で示す）、この電流がゲート電極５より伸び
る空乏層６により制御される。図１に示す本発明に係る
ＦＥＴにおいては、ドレイン電流通路に半絶縁性基板が
存在しないため、短チャネル効果の一つの原因であった
基板側への電流成分が完全に抑止される。また短チャネ
ル効果の他の原因であった空乏層の形状効果について
も、本発明にかかるＦＥＴにおいては、ゲート下の空乏
層が凸部両面側から伸びるために、チャネル厚み（図中
Ｗで示す）を従来構造のＦＥＴに比べて厚く設計できる
ため、ドレイン電流を同一にするという条件で比較する
と、短チャネル効果は大幅に軽減される。さらに本発明
に係るＦＥＴでは、ゲート長（図中ｌで示す）が、ほぼ
凹凸の溝の深さで決められるため、従来構造のＦＥＴで
は形成が極めて困難であったゲート長０．１μｍ以下と
いった極短ゲートのＦＥＴもエッチング深さを制御する
だけで容易に製造することが可能である。
が接地電位、ドレイン電極４が正電位、ゲート電極５が
負電位になるようにバイアスを印加すると、ドレイン電
極流４よりソース電極３に向かってドレイン電流が流れ
（図中矢印で示す）、この電流がゲート電極５より伸び
る空乏層６により制御される。図１に示す本発明に係る
ＦＥＴにおいては、ドレイン電流通路に半絶縁性基板が
存在しないため、短チャネル効果の一つの原因であった
基板側への電流成分が完全に抑止される。また短チャネ
ル効果の他の原因であった空乏層の形状効果について
も、本発明にかかるＦＥＴにおいては、ゲート下の空乏
層が凸部両面側から伸びるために、チャネル厚み（図中
Ｗで示す）を従来構造のＦＥＴに比べて厚く設計できる
ため、ドレイン電流を同一にするという条件で比較する
と、短チャネル効果は大幅に軽減される。さらに本発明
に係るＦＥＴでは、ゲート長（図中ｌで示す）が、ほぼ
凹凸の溝の深さで決められるため、従来構造のＦＥＴで
は形成が極めて困難であったゲート長０．１μｍ以下と
いった極短ゲートのＦＥＴもエッチング深さを制御する
だけで容易に製造することが可能である。
【００１５】（実施例２）本発明の第２の実施例を図２
に示す。図２において、１０はｎ型ＧａＡｓ基板、１３
はソース電極、１４はドレイン電極、１５はゲート電極
を各々示す。図２に示すＦＥＴも図１に示したＦＥＴと
バイアス電圧印加方法、動作原理は全く同じであるが、
半絶縁性ＧａＡｓ基板にかわり、ｎ型ＧａＡｓ基板を用
い、また、ソース電極１３を凹部底面にかわりＧａＡｓ
基板裏面に配置する点が異なる。図２に示す構造のＦＥ
Ｔにおいては、図１を用いて説明した如く、短チャネル
効果が従来のＦＥＴに比べて抑止されることは勿論であ
るが、これに加えて、基板裏面がそのまま接地電極とな
るため、バイアホールによりソース電極と基板裏面を電
気的に接続する必要がなくなり、電力ＦＥＴやＭＭＩＣ
を製造する場合に大きな利点となる。
に示す。図２において、１０はｎ型ＧａＡｓ基板、１３
はソース電極、１４はドレイン電極、１５はゲート電極
を各々示す。図２に示すＦＥＴも図１に示したＦＥＴと
バイアス電圧印加方法、動作原理は全く同じであるが、
半絶縁性ＧａＡｓ基板にかわり、ｎ型ＧａＡｓ基板を用
い、また、ソース電極１３を凹部底面にかわりＧａＡｓ
基板裏面に配置する点が異なる。図２に示す構造のＦＥ
Ｔにおいては、図１を用いて説明した如く、短チャネル
効果が従来のＦＥＴに比べて抑止されることは勿論であ
るが、これに加えて、基板裏面がそのまま接地電極とな
るため、バイアホールによりソース電極と基板裏面を電
気的に接続する必要がなくなり、電力ＦＥＴやＭＭＩＣ
を製造する場合に大きな利点となる。
【００１６】（実施例３）図３に本発明にかかる第３の
実施例のＦＥＴを断面図で示す。
実施例のＦＥＴを断面図で示す。
【００１７】図３において、２１は半絶縁性ＧａＡｓ基
板、２２はｎ+ 型ＧａＡｓ層、２７はアンドープＧａＡ
ｓ層、２８はｎ+ 型ＡｌＧａＡｓ層、２９はｎ+ 型Ｇａ
Ａｓ層、２３，２４は各々ソース及びドレイン電極、２
５はゲート電極を示す。第３の実施例も第１の実施例と
動作原理は同じであり、従って短チャネル効果が抑止さ
れることは勿論であるが、第３の実施例では第１実施例
のｎ型ＧａＡｓ層２（図１）にかわり、ｎ+ ＡｌＧａＡ
ｓ層２８とアンドープＧａＡｓ層２７とのヘテロ接合界
面を電流チャネルとして用いており、高電子移動度トラ
ンジスタ（ＨＥＭＴ）の改良型と見なすことができる。
図３のＦＥＴにおいては、短チャネル効果の抑止とＨＥ
ＭＴがもつ高電子移動度という二つの効果により、従来
型のＦＥＴに比べて動作周波数が飛躍的に向上する。
板、２２はｎ+ 型ＧａＡｓ層、２７はアンドープＧａＡ
ｓ層、２８はｎ+ 型ＡｌＧａＡｓ層、２９はｎ+ 型Ｇａ
Ａｓ層、２３，２４は各々ソース及びドレイン電極、２
５はゲート電極を示す。第３の実施例も第１の実施例と
動作原理は同じであり、従って短チャネル効果が抑止さ
れることは勿論であるが、第３の実施例では第１実施例
のｎ型ＧａＡｓ層２（図１）にかわり、ｎ+ ＡｌＧａＡ
ｓ層２８とアンドープＧａＡｓ層２７とのヘテロ接合界
面を電流チャネルとして用いており、高電子移動度トラ
ンジスタ（ＨＥＭＴ）の改良型と見なすことができる。
図３のＦＥＴにおいては、短チャネル効果の抑止とＨＥ
ＭＴがもつ高電子移動度という二つの効果により、従来
型のＦＥＴに比べて動作周波数が飛躍的に向上する。
【００１８】なお上述した第１〜第３の実施例において
は化合物半導体基板としてＧａＡｓを用いる場合につい
て例示したが、本発明は何らこれに限定されるものでは
なく、他の化合物半導体、例えばＩｎＰを用いる場合に
も広く適用することが可能である。
は化合物半導体基板としてＧａＡｓを用いる場合につい
て例示したが、本発明は何らこれに限定されるものでは
なく、他の化合物半導体、例えばＩｎＰを用いる場合に
も広く適用することが可能である。
【００１９】
【発明の効果】以上述べたように、本発明によれば、従
来構造のＦＥＴでは避けることが困難であったゲート長
の短縮に伴って問題となる短チャネル効果を抑止できる
ため、ＦＥＴの高周波化、高利得化が可能になる。
来構造のＦＥＴでは避けることが困難であったゲート長
の短縮に伴って問題となる短チャネル効果を抑止できる
ため、ＦＥＴの高周波化、高利得化が可能になる。
【図１】本発明に係る実施例１のＦＥＴを説明するため
の断面図。
の断面図。
【図２】本発明に係る実施例２のＦＥＴを示す断面図。
【図３】本発明に係る実施例３のＦＥＴを示す断面図。
【図４】従来例のＦＥＴを説明するための断面図。
１、２１、１０１ 半絶縁性ＧａＡｓ基板 ２、１０２ ｎ型ＧａＡｓ層 ３、１３、２３、１０３ ソース電極 ４、１４、２４、１０４ ドレイン電極 ５、１５、２５、１０５ ゲート電極 ６、１０６、１０６ａ 空乏層 １０ ｎ型ＧａＡｓ基板 ２２、２９ ｎ+ 型ＧａＡｓ層 ２７ アンドープＧａＡｓ層 ２８ ｎ+ 型ＡｌＧａＡｓ層
Claims (2)
- 【請求項１】 化合物半導体基板の一主面に形成された
凹凸部と、前記凹凸部における凸部上面と凹部底面、ま
たは前記凸部上面と前記化合物半導体基板の他主面に夫
々被着され前記化合物半導体基板とオーミック接合をな
す第一の金属層と、前記凸部側面に被着され前記化合物
半導体基板とショツトキ接合をなす第二の金属層とを具
備してなる電界効果トランジスタ。 - 【請求項２】 前記凸部上面に被着された金属層がドレ
イン電極、前記凹部底面または前記化合物半導体基板の
他主面に被着された金属層がソース電極、前記凸部側面
に被着された金属層がゲート電極であることを特徴とす
る請求項１に記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14242493A JPH0715018A (ja) | 1993-06-15 | 1993-06-15 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14242493A JPH0715018A (ja) | 1993-06-15 | 1993-06-15 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715018A true JPH0715018A (ja) | 1995-01-17 |
Family
ID=15315009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14242493A Pending JPH0715018A (ja) | 1993-06-15 | 1993-06-15 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715018A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022029A (ja) * | 2002-04-30 | 2008-01-31 | Furukawa Electric Co Ltd:The | ＧａＮ系半導体装置及びＩＩＩ−Ｖ族窒化物半導体装置 |
| JP2008306200A (ja) * | 2001-11-27 | 2008-12-18 | Furukawa Electric Co Ltd:The | 電力変換装置及びそれに用いるＧａＮ系半導体装置 |
| CN106057806A (zh) * | 2015-04-02 | 2016-10-26 | 意法半导体公司 | 竖直结型鳍式fet器件及制造方法 |
| JP2017130579A (ja) * | 2016-01-21 | 2017-07-27 | ソニー株式会社 | 半導体装置、電子部品、電子機器、および半導体装置の製造方法 |
-
1993
- 1993-06-15 JP JP14242493A patent/JPH0715018A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306200A (ja) * | 2001-11-27 | 2008-12-18 | Furukawa Electric Co Ltd:The | 電力変換装置及びそれに用いるＧａＮ系半導体装置 |
| JP2008022029A (ja) * | 2002-04-30 | 2008-01-31 | Furukawa Electric Co Ltd:The | ＧａＮ系半導体装置及びＩＩＩ−Ｖ族窒化物半導体装置 |
| CN106057806A (zh) * | 2015-04-02 | 2016-10-26 | 意法半导体公司 | 竖直结型鳍式fet器件及制造方法 |
| JP2017130579A (ja) * | 2016-01-21 | 2017-07-27 | ソニー株式会社 | 半導体装置、電子部品、電子機器、および半導体装置の製造方法 |
| EP3405979B1 (en) * | 2016-01-21 | 2023-10-11 | Sony Group Corporation | Semiconductor device, electronic part, electronic apparatus, and method for fabricating semiconductor device |
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