JPH05129517A - 積層型半導体パツケージ及びその製造方法 - Google Patents

積層型半導体パツケージ及びその製造方法

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JPH05129517A
JPH05129517A JP4114940A JP11494092A JPH05129517A JP H05129517 A JPH05129517 A JP H05129517A JP 4114940 A JP4114940 A JP 4114940A JP 11494092 A JP11494092 A JP 11494092A JP H05129517 A JPH05129517 A JP H05129517A
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Abstract

(57)【要約】 【目的】 上・下方側半導体チップに各インナーリード
をソルダーリングにより接合し、集積度を向上して素子
の薄型化を図謀し得るようにした積層型半導体パッケー
ジ及びその製造方法を提供しようとする。 【構成】 上・下方側半導体チップの一方側面にポリイ
ミドを形成してその上・下方側半導体チップの各パッド
にソルダーを夫々形成し、それらソルダーに各インナー
リードを整列した後、フロー炉内でそれらインナーリー
ドを半導体チップにソルダーリングして接合し、カプセ
ル封じエポキシを施して上・下方側半導体チップを接合
するように積層型半導体パッケージ製造方法が提供され
ている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、積層型半導体パッケー
ジ及びその製造方法に係るもので、詳しくは、インナー
リードの上・下方側に半導体チップをワイヤーボンディ
ングせずにソルダーリングにより接合し、素子の集積度
を向上して薄型化を図謀し得るようにした積層型半導体
パッケージ及びその製造方法に関するものである。
【０００２】
【従来の技術】最近、半導体パッケージ製造技術の急速
な発展に伴い、与えられた面積内により多いチップを内
蔵する研究が行われ、例えば、メモリモジュール（ｍｅ
ｍｏｒｙ ｍｏｄｕｌｅ）に互いに異なるメモリチップ
をピギーバック（ｐｉｇｇｙ−ｂａｇ）型に積層した積
層型半導体パッケージが実用されている。そして、この
ような積層型半導体パッケージに適用される各チップ
は、ＳＯＰ（ＳｍａｌｌＯｕｔｌｉｎｅ Ｐａｋａｇ
ｅ）、ＳＯＪ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ−Ｌｅ
ａｄ Ｐａｃｋａｇｅ）及びＴＳＯＰ（Ｔｈｉｎ Ｓｍ
ａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋｇｅ）のように、メ
モリモジュール又はボードレベル（ｂｏａｒｄ ｌｅｖ
ｅｌ）でＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂ
ｅ）及びＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ）の代りに、Ｚ方向にアドレス（ａｄｄｒｅｓ
ｓ）を行うようになっている。且つ、このような従来ピ
ギーバック型の積層型半導体パッケージ中、ＬＯＣ（Ｌ
ｅａｄ Ｏｎ Ｃｈｉｐ）−ＳＯＪ（Ｓｍａｌｌ Ｏｕ
ｔｌｉｎｅ Ｊ−Ｌｅａｄ Ｐａｃｋａｇｅ）型半導体
パッケージにおいては、図９に示したように、半導体チ
ップ１の上方面両方側に所定厚さの絶縁物質ポリイミド
２が夫々塗布され、前記半導体チップ１の各パッド３と
フレームの各インナーリード４とは夫々ワイヤー５によ
り電気的に接続され、それら半導体チップ１とインナー
リード４とを包含する所定面積がエポキシ樹脂６により
モールディングして構成されていた。従って、図１０に
示したように、このように構成された半導体パッケージ
Ｐ′のアウトリード４′に、上方側半導体パッケージ
Ｐ″のアウトリード４″を接続してピキーバック型の積
層型半導体パッケージＰを得るようになっており、この
ような積層型半導体パッケージＰは集積度が高いので、
メモリモジュール又はボードレベルに実用されていた。
【０００３】
【発明が解決しようとする課題】然るに、このような従
来積層型半導体パッケージにおいて、夫々別途に形成さ
れた半導体パッケージＰ′、Ｐ″を積層して構成してい
るため、各半導体パッケージＰ′、Ｐ″毎にワイヤーボ
ンディングが行われ、そのワイヤーループの高さとエポ
キシ樹脂６の厚さとにより積層型半導体パッケージ９の
厚さが厚くなって、半導体パッケージの薄型化を図謀し
得ないという不都合な点があった。且つ、一つの積層型
半導体パッケージ９に２個のリードフレームと２倍個数
のワイヤー５とが所要されて原価が上昇し、各別個の半
導体パッケージを製造した後積層するようになるので、
極めて煩雑であるという不都合な点があった。又、ワイ
ヤーの使用によりノイズ（ｎｏｉｓｅ）が発生し、ブー
スティング速度（ｂｏｏｓｔｉｎｇ ｓｐｅｅｄ）が遅
くなるという不都合な点があった。それで、このような
問題点を解決するため、本発明者達は研究を重ねた結
果、次のような積層型半導体パッケージ及びその製造方
法を提供しようとするものである。
【０００４】
【課題を解決するための手段】本発明の目的は、フレー
ムのインナーリード上・下方面側に上・下方側半導体チ
ップをソルダーリングにより接合し、集積度を向上して
素子の薄型化を図謀し得るようにした積層型半導体パッ
ケージ及びその製造方法を提供しようとするものであ
る。又、本発明の他の目的は、従来のワイヤーボンディ
ング及びモールディング工程を排除してノイズの発生を
減少し、ブースティング速度（ｂｏｏｓｔｉｎｇ ｓｐ
ｅｅｄ）を向上し得るようにした積層型半導体パッケー
ジ及びその製造方法を提供しようとするものである。更
に、本発明の他の目的は、製造工程を簡便にして原価を
低廉し得るようにした積層型半導体パッケージ及びその
製造方法を提供しようとするものである。
【０００５】そして、このような本発明の目的は、上・
下方側半導体チップの各一方側面両方にポリイミドを夫
々形成してそれら半導体チップの各パッド上方面に夫々
ソルダーを形成し、それらソルダーに各インナーリード
の一方側端を夫々整列させた後リフロー炉内で上・下方
側半導体チップにそれらインナーリードをソルダーリン
グにより接合し、上方側半導体チップを覆して下方側半
導体チップ上に載置した後、カプセル封じエポキシを施
して上・下方側半導体を夫々接合し、積層型半導体パッ
ケージを製造することにより達成される。
【０００６】
【実施例】以下、本発明の実施例に対し図面を用いて詳
細に説明する。本発明に係るＬＯＣ−ＣＯＬ（Ｌｅａｄ
Ｏｎ Ｃｈｉｐ−Ｃｈｉｐ Ｏｎ Ｌｅａｄ）−ＳＯ
Ｊ型の積層型半導体パッケージにおいては、図１に示し
たように、下方側半導体チップ１１の上方面両側に絶縁
物質のポリイミド１２が所定厚さに夫々塗布され、前記
下方側半導体チップ１１の各パッド１３上に下方側ソル
ダー１４が夫々形成され、それら下方側ソルダー１４に
フレームの各インナーリード１５が夫々ソルダーリング
されてそれらインナーリード１５と下方側半導体チップ
１１とが電気的に接続され、それらインナーリード１５
の上方面両側にポリイミド１２′が夫々形成されてそれ
らインナーリード１５のポリイミド１２′上方面に、各
パッド１３′上に上方側ソルダー１４′が夫々形成され
た上方側半導体チップ１１′が覆して載置され、前記各
上方側ソルダー１４′にフレームの各インナーリード１
５が夫々ソルダーリングされてそれらインナーリード１
５と上方側半導体チップ１１′とが電気的に接続され、
前記上・下方側半導体チップ１１′・１１と各インナー
リード１５とを包含して所定面積がエポキシ樹脂１６に
よりモールディングされて構成されている。且つ、この
ように構成された本発明に係る積層型半導体パッケージ
においては、上・下方側半導体チップ１１′・１１にフ
レームの各インナーリード１５が夫々ソルダーリングさ
れて電気的に接続しているので集積度が向上され、ワイ
ヤーボンディングを施していないので従来の積層型半導
体パッケージよりも薄型化され、ノイズの減少とブース
ティング速度（Ｂｏｏｓｔｉｎｇ Ｓｐｅｅｄ）の向上
を図謀し得るようになっている。
【０００７】そして、このような本発明に係る積層型半
導体パッケージの製造方法においては、印刷回路基板上
にチップを覆してソルダーリングするフリップ−チップ
（ｆｌｉｐ−ｃｈｉｐ）のソルダーリング方式を適用し
たものであって、半導体チップ上の一方側にのみインナ
ーリードを接合するＳＩＰ（ＳｉｎｇｌｅＩｎｌｉｎｅ
Ｐａｃｋａｇｅ）の場合と、半導体チップ上の両方側
にインナーリードを夫々接合する場合とがあるが、先
ず、ＳＩＰの場合の積層型半導体パッケージ製造方法に
ついて、半導体チップ１１・１１′の各パッド１３，１
３′が１列直線状に形成されたときの実施例を説明する
と次のようである。図３及び図６にした“Ｏ”表示は上
方側半導チップ１１′上に形成した各パッド１３′の位
置を示し、“Ｘ”表示は下方側半導体チップ１１上に形
成した各パッド１３の位置を示し、“ｘ”表示は上・下
方側半導体チップ１１′・１１の共有パッド１７の位置
を示したものである。図２・図３及び図６に示したよう
に、上・下方側半導体チップ１１・１１′の一方側面両
方にポリイミド１２・１２′を夫々形成する段階Ｓ１
と、上・下方側半導体チップ１１・１１′の各パッド１
３・１３′上に夫々ソルダー１４・１４′を形成する段
階Ｓ２と、それらソルダー１４・１４′に各インナーリ
ード１５・１５′を（各チッブ１１・１１′の一方側の
みに）整列させてそれらインナーリード１５・１５を上
・下方側半導体チップ１１・１１′にソルダーリングし
て接合する段階Ｓ３とを行い、前記各段階Ｓ１・Ｓ２・
Ｓ３を行った後、上方側半導体チップ１１′を覆して下
方側半導体チップ１１上に載置し、カプセル封じ（ｅｎ
ｃａｐｓｕｌａｔｉｎｇ）エポキシを施して上・下方側
半導体チップ１１′・１１を接合する段階４を行うよう
になっている。且つ、前記各上・下方側ソルダー１４，
１４を形成する段階においては、チップパッド金属化
（ｃｈｉｐ ｐａｄ ｍｅｔａｌｌｉｚａｔｉｏｎ）工
程中にＣｒ／Ｃｕ／Ａｕ層（ｌａｙｅｒ）を載置し、Ｐ
ｂ−Ｓｎ合金（ａｌｌｏｙ）を蒸着（ｅｖａｐｏｒａｔ
ｉｏｎ）又はスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）
によりコーティングした後、温度をソルダー溶融温度
（ｓｏｌｄｅｒ ｍｅｌｔｉｎｇｔｅｍｐｅｒａｔｕｒ
ｅ）以上に暫時上昇すると、表面張力現象により各パッ
ド１３・１３′にボール型（ｂａｌｌ−ｔｙｐｅ）のソ
ルダー１４・１４′が夫々形成される。次いで、このよ
うに形成された上・下方側半導体チップ１１・１１′の
各ソルダー１４・１４′に各インナーリード１５・１５
の一方側端を夫々各チップ１１、１１′の一方側にのみ
揃えて整列し、リフロー炉（ｒｅｆｌｏｗ ｆｕｒｎａ
ｃｅ）内に挿入して各ソルダー１４，１４′のソルダー
リングにより各インナーリード１５・１５を上・下方側
半導体チップ１１・１１′に夫々接合した後、上方側半
導体チップ１１′を覆して下方側半導体チップ１１に載
置し、カプセル封じエポキシ（ｅｎｃａｐｓｕｌａｔｉ
ｎｇ ｅｐｏｘｙ）を施して上・下方側半導体チップ１
１′・１１を接合した後、通常のトリミング及びフォー
ミング（ｔｒｉｍｍｉｎｇ／ｆｏｒｍｉｎｇ）の工程を
施して積層型半導体パッケージを製造するようになって
いる。
【０００８】そして、前記半導体チップ両方側にインナ
ーリードを接合する場合の積層型半導体パッケージの製
造方法においては、図４及び図５（Ａ）（Ｂ）に示した
ように、上・下方側半導体チップ１１・１１′の一方側
面両方にポリイミド１２・１２′を夫々形成する段階Ｓ
１と、前記上・下方側半導体チップ１１・１１′の各パ
ッド１３・１３′上にソルダー１４・１４′を夫々形成
する段階Ｓ２と、上・下方側又は下方側半導体チップ１
１の各ソルダー１４にインナーリード１５・１５を両方
側に夫々整列する段階Ｓ３′と、前記各インナーリード
１５，１５の上方面に上方側半導体チップ１１′を覆し
て載置しリフロー炉（Ｒｅｆｌｏｗ Ｆｕｒｎａｃｅ）
内でそれらインナーリード１５・１５′と上・下方側半
導体チップ１１・１１′とを一度に接合してインジェク
ションモールディング（Ｉｎｊｅｃｔｉｏｎ ｍｏｌｄ
ｉｎｇ ｔｙｐｅ）によりカプセル封じエポキシを施す
段階Ｓ４′とを行い、その後、トリミング及びフォーミ
ングの工程を施して本発明に係る積層型半導体パッケー
ジを製造するになっている。ここで、前記各インナーリ
ード１５・１５は、下方側半導体パッケージチップ１
１′の両方側にのみ整列することもできるし、上方側半
導体パッケージチップ１１′両方側にも整列してその上
方側半導体パッケージチップ１１′を覆し、合致して接
合することもできるが、下方側半導体パッケージチップ
１１のみに整列することが好ましい。且つ、前記共有パ
ッド１７
【外１】 は、上・下方側半導体パッケージに共通に形成して使用
すると便利である。
【０００９】又、本発明の他の実施例として、図７に示
したように、上・下方側半導体チップ１１・１１′の各
パッド１３・１３′を互いに行き交うように２列に形成
して、リードピッチを大きくし、各ソルダー１４・１
４′のオーバーフローによる影響を未然に防止すること
もできる。
【００１０】更に、本発明の又他の実施例として、図８
に示したように、上・下方側半導体パッケージチップ１
１・１１′の各パッド１３・１３′を夫々２列平行に形
成し、それらパッド１３・１３′形成作業を簡便に行い
得るようにすることもできる。以上、ＬＯＣ−ＣＯＬ−
ＳＯＪ型の積層型半導体パッケージ及びその製造方法に
ついて説明したが、本発明はこのようなＬＯＣ−ＣＯＬ
−ＳＯＪ型の積層型半導体パッケージに限定することな
く、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａ
ｇｅ）、ＭＳＰ（Ｍｉｎｉ Ｓｑｕａｒｅ Ｐａｃｋａ
ｇｅ）及びＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）のように、上・下方側に各半導体チップを積層する
ことができるし、ソルダーリングをすることができる何
れの半導体パッケージにおいても適用することができ
る。
【００１１】
【発明の効果】以上説明したように、本発明に係る積層
型半導体パッケージ及びその製造方法においては、フレ
ームのインナーリードを上・下方側半導体チップにソル
ダーリングにより接合して構成されているため、従来の
ワイヤーボンディングが排除されて積層型半導体パッケ
ージの薄型化が図謀される効果がある。且つ、従来より
も所要部品数が減少され製造工程が簡便になって原価が
低廉される効果がある。
【図面の簡単な説明】
【図１】本発明に係る積層型半導体パッケージの構造を
示した断面図である。
【図２】本発明に係る積層型半導体パッケージ製造方法
の一実施例を示した工程説明図である。
【図３】図２の断面図で、（Ａ）はＡ−Ａ線断面図、
（Ｂ）はＢ−Ｂ線断面図である。
【図４】本発明積層型半導体パッケージ製造方法の他の
実施例を示した工程説明図である。
【図５】図４の断面図で、（Ａ）はＣ−Ｃ線断面図、
（Ｂ）はＤ−Ｄ線断面図である。
【図６】本発明に係るパッド位置の一実施例を示した平
面図である。
【図７】本発明に係るパッド位置の他の実施例を示した
図面で、（Ａ）は平面図、（Ｂ）は断面図である。
【図８】本発明に係るパッド位置の又他の実施例を示し
た平面図である。
【図９】従来半導体パッケージの構造を示した断面図で
ある。
【図１０】従来積層型半導体パッケージの構造を示した
断面図である。
【符号の説明】
１１ 下方側半導体チップ １１′ 上方側半導体チップ １２，１２′ ポリイミド １３，１３′ パッド １４，１４′ ソルダー １５，１５′ インナーリード １６ エポキシ樹脂 １７ 共有パッド

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 積層型半導体パッケージであって、上・
    下方側半導体チップ（１１′）（１１）上に夫々パッド
    （１３′）（１３）が形成されてそれらパッド（１
    ３′）（１３）上に夫々ソルダー（１４′）（１４）が
    形成され、それらソルダー（１４′）（１４）によりリ
    ードフレームのインナーリード（１５）（１５）が夫々
    前記上・下方側半導体チップ（１１′）（１１）に接合
    され、素子の薄型化を図謀し得るように構成された積層
    型半導体パッケージ。
  2. 【請求項２】 前記各ソルダー（１４′）（１４）は、
    夫々Ｐｂ−Ｓｎ合金により形成された請求項１記載の積
    層型半導体パッケージ。
  3. 【請求項３】 前記各ソルダー（１４′）（１４）は、
    夫々ボール型に形成されてなる請求項１又は２記載の積
    層型半導体パッケージ。
  4. 【請求項４】 前記上・下方側半導体チップ（１１′）
    （１１）の各パッド（１３′）（１３）は、その各チッ
    プ（１１′）（１１）が積層された状態で１列直線状に
    それらチップ（１１′）（１１）上に夫々形成され、そ
    れらパッド（１３′）（１３）上に前記各ソルダー（１
    ４′）（１４）が夫々形成されてなる請求項１記載の積
    層型半導体パッケージ。
  5. 【請求項５】 前記上・下方側半導体チップ（１１′）
    （１１）の各パッド（１３′）（１３）は、互いに行き
    交うように１列に形成されてなる請求項４記載の積層型
    半導体パッケージ。
  6. 【請求項６】 前記上・下方側半導体チップ（１１′）
    （１１）の各パッド（１３′）（１３）は、それらチッ
    プ（１１′）（１１）が積層された状態で２列になるよ
    うにそれらチップ（１１′）（１１）上に形成され、そ
    れらパッド（１３′）（１３）上に各ソルダー（１
    ４′）（１４）が夫々形成されてなる請求項１記載の積
    層型半導体パッケージ。
  7. 【請求項７】 前記各パッド（１３）（１３′）は、互
    いに行き交うように２列に形成されてなる請求項６記載
    の積層型半導体パッケージ。
  8. 【請求項８】 前記各パッド（１３）（１３′）は、２
    列平行に形成され、それらパッド（１３）（１３′）上
    に各ソルダー（１４）（１４′）が夫々形成されてなる
    請求項６記載の積層型半導体パッケージ。
  9. 【請求項９】 前記各パッド（１４）（１４′）に、少
    くとも２個以上の共有パッド（１７）が包含されてなる
    請求項４又は６記載の積層型半導体パッケージ。
  10. 【請求項１０】 上・下方側半導体チップ（１１）（１
    １′）の一方側面両方にポリイミド（１２）（１２′）
    を夫々形成する段階Ｓ１と、 前記上・下方側半導体チップ（１１）（１１′）の各パ
    ッド（１３）（１３′）上に各ソルダー（１４）（１
    ４′）を夫々形成する段階Ｓ２と、 それらソルダー（１４）（１４′）に各インナーリード
    （１５）（１５）の一方側端を整列させてそれらインナ
    ーリード（１５）（１５′）を夫々前記上・下方側半導
    体チップ（１１）（１１′）に接合する段階Ｓ３と、 前記Ｓ１・Ｓ２・Ｓ３の各段階を行った上方側半導体チ
    ップ（１１′）を覆して下方側半導体チップ（１１）上
    に載置し、カプセル封じエポキシを施してそれら上・下
    方側半導体チップ（１１）（１１′）を接合する段階Ｓ
    ４とを行うようになる積層型半導体パッケージ製造方
    法。
  11. 【請求項１１】 前記ソルダー（１４）（１４′）を形
    成する段階は、チップパッド金属化工程中にＣｒ／Ｃｕ
    ／Ａｕ層を載置して、Ｐｂ／Ｓｎ合金をコーディングし
    た後、温度を上昇して前記各パッド（１３）（１３′）
    上に形成させるようになる請求項１０記載の積層型半導
    体パッケージ製造方法。
  12. 【請求項１２】 上・下方側半導体チップ（１１）（１
    １′）の一方側面両方にポリイミド（１２）（１２′）
    を夫々形成する段階Ｓ１と、 前記上・下方側半導体チップ（１１）（１１′）の各パ
    ッド（１３）（１３′）上に各ソルダー（１４）（１
    ４′）を夫々形成する段階Ｓ２と、 下方側半導体チップ（１１）の各ソルダー（１４）に各
    インナーリード（１５）（１５）をそのチップ（１１）
    の両方側に夫々整列させる段階Ｓ３′と、 前記各インナーリード（１５）（１５）の上方面に上方
    側半導体チップ（１１′）を覆して載置し、リフロー炉
    内でそれらインナーリード（１５）（１５）と上・下方
    側半導体チップ（１１）（１１′）とを一度に接合して
    カプセル封じエポキシを施す段階Ｓ４′と、 を行うようになる積層型半導体パッケージ製造方法。
  13. 【請求項１３】 前記上方側半導体チップ（１１′）に
    は、前記インナーリードを整列させないようになる請求
    項１２記載の積層型半導体パッケージの製造方法。
  14. 【請求項１４】 前記カプセル封じエポキシは、インジ
    ェクションモールディングにより行うようになる請求項
    １２記載の積層型半導体パッケージ製造方法。
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