JPS5868959A - フイルムキヤリア - Google Patents
フイルムキヤリアInfo
- Publication number
- JPS5868959A JPS5868959A JP56167458A JP16745881A JPS5868959A JP S5868959 A JPS5868959 A JP S5868959A JP 56167458 A JP56167458 A JP 56167458A JP 16745881 A JP16745881 A JP 16745881A JP S5868959 A JPS5868959 A JP S5868959A
- Authority
- JP
- Japan
- Prior art keywords
- hole
- lead
- film carrier
- wiring pattern
- inner lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/453—Leadframes comprising flexible metallic tapes
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩＣ，ＬＳＩ等を搭載するフィルムキャリアに
関し、特に配線パターンを改良したフィルムキャリアに
関する。
関し、特に配線パターンを改良したフィルムキャリアに
関する。
従来用いられているフィルムキャリアの一例としては、
第１図に示す如く、ポリイミド樹脂等からなるフィルム
ｌに１個のデバイス穴２を挾んで２個のカッティング穴
３が穿設され、デバイス穴２とカッティング穴３間には
複数の配線パターン４が設けられ たものがある。フィ
ルムキャリアはこれらの一連のデバイス穴２、カッティ
ング穴３、及び配線パターン４を等しいピッチで繰返し
有している。５はフィルム１を送るスプロケットに係合
する穴である。
第１図に示す如く、ポリイミド樹脂等からなるフィルム
ｌに１個のデバイス穴２を挾んで２個のカッティング穴
３が穿設され、デバイス穴２とカッティング穴３間には
複数の配線パターン４が設けられ たものがある。フィ
ルムキャリアはこれらの一連のデバイス穴２、カッティ
ング穴３、及び配線パターン４を等しいピッチで繰返し
有している。５はフィルム１を送るスプロケットに係合
する穴である。
このようなフィルムキャリアを使用するには、デバイス
穴２部分に、ＩＣ，ＬＳＩその他の素子を搭載して、そ
れらの素子のボンディングバットとデバイス穴２内に突
出した配線パターン４（この部分の配線パターン４を以
下インナーリード６と称す）の端部とを接続した後、図
の破線７に沿って切断し、カッティング穴３に突出した
配線パターン４（この部分の配線パターン４を以下アウ
ターリード８と称す）の端部を時計、電子卓上計算機、
サーマルヘッドなどの端子あるいは配線パターンに接続
する。
穴２部分に、ＩＣ，ＬＳＩその他の素子を搭載して、そ
れらの素子のボンディングバットとデバイス穴２内に突
出した配線パターン４（この部分の配線パターン４を以
下インナーリード６と称す）の端部とを接続した後、図
の破線７に沿って切断し、カッティング穴３に突出した
配線パターン４（この部分の配線パターン４を以下アウ
ターリード８と称す）の端部を時計、電子卓上計算機、
サーマルヘッドなどの端子あるいは配線パターンに接続
する。
第１図に示した従来のフィルムキャリアでは、各インナ
ーリード６の長さが等しく、かつ各アウターリード８の
長さも等しい。したがって、インナーリード６の先端部
はディバス穴２の一方の辺（図では縦の辺）に平行に配
列され、かつアウタ−リード８の端部もカッティング穴
３の一方の辺（糾の辺）ｌこ平行に配列されることにな
る。デバイス穴２、カッティング穴３．１線パターン４
の形状の異なる他の従来例にお・いても、インナーリー
ド、及びアウターリードの長さ、あるいはそれらの先端
部配列状態は第１図に示すものと同様である。
ーリード６の長さが等しく、かつ各アウターリード８の
長さも等しい。したがって、インナーリード６の先端部
はディバス穴２の一方の辺（図では縦の辺）に平行に配
列され、かつアウタ−リード８の端部もカッティング穴
３の一方の辺（糾の辺）ｌこ平行に配列されることにな
る。デバイス穴２、カッティング穴３．１線パターン４
の形状の異なる他の従来例にお・いても、インナーリー
ド、及びアウターリードの長さ、あるいはそれらの先端
部配列状態は第１図に示すものと同様である。
このようなフィルムキャリアにおいては、例えばＩＣ等
の素子の実装に際し、素子のボンディングバットとイン
ナーリード端部間の接続で形成されるバンブがデバイス
穴２の一辺に平行に配列することになるので、隣接ボン
ディングバット間の１７１隔をあまり小さくできず、し
たがって実装密度を大きくできない問題がある。また、
フィルムキャリアを時計等に実装するに際しても、アウ
ター、リード゛と時計等の端子等とめ接続部分の隣接す
るものとの間隔をあまり小さくできず、したがもてこの
点からもＩＣ等の実装密度を大きくできない［１＋ｉ題
がある。
の素子の実装に際し、素子のボンディングバットとイン
ナーリード端部間の接続で形成されるバンブがデバイス
穴２の一辺に平行に配列することになるので、隣接ボン
ディングバット間の１７１隔をあまり小さくできず、し
たがって実装密度を大きくできない問題がある。また、
フィルムキャリアを時計等に実装するに際しても、アウ
ター、リード゛と時計等の端子等とめ接続部分の隣接す
るものとの間隔をあまり小さくできず、したがもてこの
点からもＩＣ等の実装密度を大きくできない［１＋ｉ題
がある。
本発明は上記問題に鑑み、ＩＣ等の素子の実装にはイン
ナーリードと素子とのボンディング、あるいはアウター
リードと時計等の装置とのボンディングの工程の歩留り
整向上することを目的とするものである。
ナーリードと素子とのボンディング、あるいはアウター
リードと時計等の装置とのボンディングの工程の歩留り
整向上することを目的とするものである。
以下、一実施例を示す図面を参照して本発明の詳細な説
明する◇ 第２−は本発明の一実施例を示す図で、第１図に示した
従来例と同形状のデバイス穴２及びカッティング穴３を
有するフィルムキャリアについて示しである。本実施例
は配線パターン４のインナーリード１１及びアウターリ
ード１２の長さを変化させ、インナーリード１１の先端
の配列、及びアウターリード１その先端の配列がともに
デバイ 。
明する◇ 第２−は本発明の一実施例を示す図で、第１図に示した
従来例と同形状のデバイス穴２及びカッティング穴３を
有するフィルムキャリアについて示しである。本実施例
は配線パターン４のインナーリード１１及びアウターリ
ード１２の長さを変化させ、インナーリード１１の先端
の配列、及びアウターリード１その先端の配列がともに
デバイ 。
ス穴２あるいはカッティング穴３の一辺（縦の辺）に斜
めの線上にくるようにし、た点に特徴を有する。
めの線上にくるようにし、た点に特徴を有する。
第３図に本ｉ施例のテープキャリアを用いて、ＩＣを装
置に実装した例を示す。すなわち、第２図ノテハイス穴
２部分に１ｃ１３を搭載してインナーリード１１と１ｃ
１３のバット部とを接続した俵、フィルム１を破線７に
沿って切断して部分１′を切り取り、次にアウターリー
ド１２を時計等のテ：装置の基板１４の配線パターン１
５に接続したものである。
置に実装した例を示す。すなわち、第２図ノテハイス穴
２部分に１ｃ１３を搭載してインナーリード１１と１ｃ
１３のバット部とを接続した俵、フィルム１を破線７に
沿って切断して部分１′を切り取り、次にアウターリー
ド１２を時計等のテ：装置の基板１４の配線パターン１
５に接続したものである。
卵３図において、１６はｉｃｌ ３のバット部とインナ
ーリード１１の先端との接続により形成されたバンブで
、デバイス穴２の一辺（縦の辺）に対して斜め方向に配
列されている。１７はアウターリード１２と配線パター
ン１５どの接続により形成されたボンディング部で、切
断されたフィルム１′の縦の辺（第２図のカッティング
穴３の縦の辺）に対して斜め方向に配列されている。
ーリード１１の先端との接続により形成されたバンブで
、デバイス穴２の一辺（縦の辺）に対して斜め方向に配
列されている。１７はアウターリード１２と配線パター
ン１５どの接続により形成されたボンディング部で、切
断されたフィルム１′の縦の辺（第２図のカッティング
穴３の縦の辺）に対して斜め方向に配列されている。
本実施例において、いまバンブ１６の配列とデバイス穴
１２の縦の辺とのなす角質を４５変とすると、隣接バン
ブ（間の間隔は、従来例の如くバンブ１６がデバイス穴
１２の縦の辺に平行に配列される場合に比べて３倍にな
る。その結果、隣接バンブ間の間隔を従来ｌ′ｆ＃□り
に採つ場合には、バンブ１６の配列の密■、すなわちＩ
Ｃ１３の実装密度は１倍になる。逆にバンブ１６の配列
密度を従来例と同じに保つ場合には、隣接パン１間の間
隔が広がることによりｉｃｌ３のバット部とインナーリ
ード１１とのボンディング工程の歩留りが向上する。
１２の縦の辺とのなす角質を４５変とすると、隣接バン
ブ（間の間隔は、従来例の如くバンブ１６がデバイス穴
１２の縦の辺に平行に配列される場合に比べて３倍にな
る。その結果、隣接バンブ間の間隔を従来ｌ′ｆ＃□り
に採つ場合には、バンブ１６の配列の密■、すなわちＩ
Ｃ１３の実装密度は１倍になる。逆にバンブ１６の配列
密度を従来例と同じに保つ場合には、隣接パン１間の間
隔が広がることによりｉｃｌ３のバット部とインナーリ
ード１１とのボンディング工程の歩留りが向上する。
また、ボンディング部１７の配列とカッティング穴の縦
の辺とのなす角変も仮に４５変とすると、上記と全く同
様にして、従来例と比べて実装密度が３倍になり、ある
いは実装密度を従来例と等しく保った場合にはアウター
リード１２と配線パターン１５との゛ボンデイング工程
の歩留りが向上する。
の辺とのなす角変も仮に４５変とすると、上記と全く同
様にして、従来例と比べて実装密度が３倍になり、ある
いは実装密度を従来例と等しく保った場合にはアウター
リード１２と配線パターン１５との゛ボンデイング工程
の歩留りが向上する。
第２図に示した実施例では、インナーリード１１の先端
とアウターリード１２の先端をともに穴の一辺（縦の辺
）に対して斜め方向に配列するように長さを調整してい
るが、本発明はインナーリード１１とアウターリード１
２のいずれか一方の先端配列のみが穴の一辺に対し斜め
方向にされ、他方の先端が穴の一辺に平行である構成を
も包含するものである。それらの構成は、穴の一辺に斜
め方向の先端配列を有するインナーリード又はアウター
リードにおいて本発明の効果を発揮する。
とアウターリード１２の先端をともに穴の一辺（縦の辺
）に対して斜め方向に配列するように長さを調整してい
るが、本発明はインナーリード１１とアウターリード１
２のいずれか一方の先端配列のみが穴の一辺に対し斜め
方向にされ、他方の先端が穴の一辺に平行である構成を
も包含するものである。それらの構成は、穴の一辺に斜
め方向の先端配列を有するインナーリード又はアウター
リードにおいて本発明の効果を発揮する。
インナーリード１１あるいはアウターリード１２の先端
の配列は第２図以外の種々の変形か可能である。例えば
インナーリード１１に関しては、第′４１シ１の如く２
本単位で長さが変化していてもよい。
の配列は第２図以外の種々の変形か可能である。例えば
インナーリード１１に関しては、第′４１シ１の如く２
本単位で長さが変化していてもよい。
長さの等しい隣接インナーリード１１間では効果はない
が、長さの異なる隣接インナルリード１１ 聞において
本発明の目的を達成することができる。
が、長さの異なる隣接インナルリード１１ 聞において
本発明の目的を達成することができる。
また、第５Ｍに示す如く、長いインナーリードと短゛か
いインナーリードと交互に繰返して配列しても本発明の
目的を達成することができる。
いインナーリードと交互に繰返して配列しても本発明の
目的を達成することができる。
本発盟において、インナーリード１１の先端位■ハを変
化させる場合には、ＩＣ等のバット部の形成位ｉｄもそ
れに対応して変化させなければならない力？、ＩＣ等の
バット部の形成位置は自由に設定できるのみでなく、Ｉ
Ｃ等の一辺に対し平行にバット部を配列する従来例に比
べて、本発明に適応させたバット部は隣接するものとの
間隔が広くなるためバット部の密度を高めることができ
、あるする場合にはバット部形成工程の歩留りが向上す
る。
化させる場合には、ＩＣ等のバット部の形成位ｉｄもそ
れに対応して変化させなければならない力？、ＩＣ等の
バット部の形成位置は自由に設定できるのみでなく、Ｉ
Ｃ等の一辺に対し平行にバット部を配列する従来例に比
べて、本発明に適応させたバット部は隣接するものとの
間隔が広くなるためバット部の密度を高めることができ
、あるする場合にはバット部形成工程の歩留りが向上す
る。
以上詳述した如く、本発明はインナー“リード及びアウ
ターリードの少なくとも一方の先端位置を不揃いにした
ので、隣接するボンディング部等の間隔を従来のものよ
り広くすることができ、したがってＩＣ等の素子の実装
室間を高めることができる他、ボウディング等の工程の
尖細りを向上させることができる。
ターリードの少なくとも一方の先端位置を不揃いにした
ので、隣接するボンディング部等の間隔を従来のものよ
り広くすることができ、したがってＩＣ等の素子の実装
室間を高めることができる他、ボウディング等の工程の
尖細りを向上させることができる。
第１図は従来のフィルムキャリアの一例を示す平−面図
、第２ｖｌｌは本発明の一実施例を示す平面図、均１□
３図は、第２図の実施例にＩＣを実装した状態を示す平
面図、東、４図及び第５図はそれぞわ他の実施例を示す
平面図である。 １、・・・フィルム、２・・・デバイス穴、３・・・カ
ッティ、フグ穴、４・・・配線パターン、６．１１・・
・インナーリード、８．１２・・・アウターリード、１
３・・・ＩＣ。 １６・・・バンブ、１７・・・ボンディング部。 第ｉｓ 第２図 第３図 第４図 第５図
、第２ｖｌｌは本発明の一実施例を示す平面図、均１□
３図は、第２図の実施例にＩＣを実装した状態を示す平
面図、東、４図及び第５図はそれぞわ他の実施例を示す
平面図である。 １、・・・フィルム、２・・・デバイス穴、３・・・カ
ッティ、フグ穴、４・・・配線パターン、６．１１・・
・インナーリード、８．１２・・・アウターリード、１
３・・・ＩＣ。 １６・・・バンブ、１７・・・ボンディング部。 第ｉｓ 第２図 第３図 第４図 第５図
Claims (1)
- 山複数の配線パターンにより結合されているデバイス穴
とカッティング穴とを有するフィルムキャリアにおいて
、上記デバイス穴とカッティング穴の少なくとも一方に
おいて上記配線パターンの先端位置が不揃いであること
を特徴とするフィルムキャリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167458A JPS5868959A (ja) | 1981-10-19 | 1981-10-19 | フイルムキヤリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167458A JPS5868959A (ja) | 1981-10-19 | 1981-10-19 | フイルムキヤリア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5868959A true JPS5868959A (ja) | 1983-04-25 |
Family
ID=15850046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167458A Pending JPS5868959A (ja) | 1981-10-19 | 1981-10-19 | フイルムキヤリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868959A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229328A (en) * | 1990-10-24 | 1993-07-20 | International Business Machines Corporation | Method for bonding dielectric mounted conductors to semiconductor chip contact pads |
| US5233221A (en) * | 1990-10-24 | 1993-08-03 | International Business Machines Corporation | Electronic substrate multiple location conductor attachment technology |
| US5572068A (en) * | 1991-05-11 | 1996-11-05 | Goldstar Electron Co., Inc. | Integrated double-chip semiconductor package and method for fabricating same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512791A (en) * | 1978-07-14 | 1980-01-29 | Nec Corp | Semiconductor device |
-
1981
- 1981-10-19 JP JP56167458A patent/JPS5868959A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512791A (en) * | 1978-07-14 | 1980-01-29 | Nec Corp | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229328A (en) * | 1990-10-24 | 1993-07-20 | International Business Machines Corporation | Method for bonding dielectric mounted conductors to semiconductor chip contact pads |
| US5233221A (en) * | 1990-10-24 | 1993-08-03 | International Business Machines Corporation | Electronic substrate multiple location conductor attachment technology |
| US5572068A (en) * | 1991-05-11 | 1996-11-05 | Goldstar Electron Co., Inc. | Integrated double-chip semiconductor package and method for fabricating same |
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