JPH05129520A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 歩留りを低下させることなく、集積度を高め
ることができる半導体集積回路装置とその製造方法を提
供する。 【構成】 互いに異なる集積回路が搭載された複数の小
型チップを各チップ毎にウエハプロセスにて形成し、得
られた各小型チップのうちの良品１ａ〜１ｅのみを選別
し、これら良品の小型チップ１ａ〜１ｅを貼り合わせ、
各チップ間を電気的に接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
の構造の改良及びその製造方法に関するものである。

【０００２】

【従来の技術】図５は、従来の半導体集積回路装置の構
成を示す概略平面図であり、図において、２はＩ／Ｏパ
ッド、５はチップ、６は製造時において生成した不良箇
所であり、このチップ５上には集積度の高低にかかわら
ず複数の回路素子からなる図示しない集積回路が形成さ
れ、この集積回路の信号線は、チップ５上に形成された
図示しない保護回路を含んでなるバッファ部を介してＩ
／Ｏパッド２に接続されている。また、上記不良箇所６
は製造工程時のウエハプロセスにおいて生じた断線等の
不良部を示している。

【０００３】

【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されており、図に示すように、
例えば、チップ５上に１箇所でも不良箇所６があるとそ
の装置は不良品になる。このため、集積度を高めるため
にチップ面積を大きくすればするぼど、製造時の歩留り
が低下する傾向となり、集積回路装置の集積度はチップ
面積で規定されてしまうという問題点があった。

【０００４】この発明は上記のような問題点を解消する
ためになされたもので、製造時の歩留りを低下させるこ
となく集積度を高めることができる、即ち、大規模化を
図ることができる半導体集積回路装置とこれを製造する
方法を提供することにある。

【０００５】

【課題を解決するための手段】この発明にかかる半導体
集積回路装置及びその製造方法は、互いに異なる集積回
路を搭載した複数の小型チップを各チップ毎に形成し、
得られた各チップの良品のみをつなぎ合わて、１つの大
型チップからなる集積回路装置を構成するようにしたも
のである。

【０００６】

【作用】この発明においては、互いに異なる集積回路を
搭載したチップ面積の小さい複数の小型チップを各チッ
プ毎に形成するため、歩留りを大幅に低下させることな
く各小型チップを形成することができ、更に、これら複
数の良品の小型チップのみをつなぎあわせてチップ面積
の大きい１つの集積回路装置を形成するため、不良品を
発生することなく集積度の高い、即ち、大規模化の図ら
れた集積回路装置を得ることができる。

【０００７】

【実施例】以下、この発明の一実施例を図について説明
する。図１は、本発明の一実施例による半導体集積回路
装置を構成する互いに異なる集積回路を搭載した複数の
分割された小型チップ（以下、分割チップと称す）の概
略平面図であり、図において、１ａ〜１ｅはそれぞれが
所望の集積回路を備えた分割チップ、２は分割チップ１
ａ〜１ｅ上にそれぞれ設けられたＩ／Ｏパッド、３は各
分割チップ１ａ〜１ｅ間を接続するためのチップ間接続
用パッド、Ａ〜Ｅは、各分割チップ１ａ〜１ｅの集積回
路装置におけるそれぞれのブロックの位置を特定する符
号である。

【０００８】また、図２は、上記分割チップ１ａ〜１ｅ
をつなぎ合わせて１つの集積回路装置を組立てた状態を
示す概略平面図であり、図において、図１と同一符号は
同一または相当する部分を示し、各分割チップ１ａ〜１
ｅには互いに異なる複数の回路素子からなる図示しない
集積回路が形成され、これら集積回路の信号線は、それ
ぞれのチップ１ａ〜１ｅ上に形成された図示しない保護
回路を含んでなるバッファ部を介してそれぞれのＩ／Ｏ
パッド２に接続されるとともに、チップ間接続用パッド
３にも接続され、各チップ間はこのチップ間接続用パッ
ド３を介して電気的に接続されている。

【０００９】以下、製造工程を説明する。それぞれが所
望の集積回路を備えた複数の分割チップを各チップ毎に
ウエハプロセスにて製造し、各チップ毎にテスト工程に
よって不良箇所のない良品のみを選別し、各分割チップ
１ａ〜１ｅを得る。そして、分割チップ１ａ〜１ｄを大
きな矩形が形成されるように並べ、これら各分割チップ
１ａ〜１ｄに設けられたチップ間接続用パッド２と分割
チップ１ｅに設けられたチップ間接続用パッド２とを導
電性のボンドによって貼りあわせて、各チップ１ａ〜１
ｅ間を電気的に接続し、集積度が高められた、即ち、各
ブロックＡ，Ｂ，Ｃ，Ｄを備えた１つの集積回路装置を
得る。ここで、分割チップ１ａ〜１ｄを矩形ができるよ
うに並べた状態の各チップのチップ間接続用パッドと裏
返した状態の分割チップ１ｅのチップ間接続用パッドと
は、互いのチップ間接続用パッドが重なる位置及び寸法
形状に形成されている。

【００１０】このような本実施例の集積回路装置の製造
工程では、それぞれが所望の集積回路を備え、テストに
よって良品となった分割チップ１ａ〜１ｅがチップ間接
続用パッド２を介して互いに貼り合わされて１つの集積
回路装置が組み立てられるため、不良箇所のない集積度
が高められた集積回路装置を得ることができ、更に、各
分割チップの製造段階において不良品が発生しても、各
分割チップ１ａ〜１ｅは集積度が小さくチップ面積が小
さいため、従来のチップ面積の大きい高集積度の集積回
路装置全体を無駄にすることに比べて、損失が少なくて
済み、製造時の歩留りを向上することができる。

【００１１】図３は、本発明の第２の実施例による半導
体集積回路装置を構成するそれぞれが所望の集積回路を
備えた複数の分割チップの概略平面図であり、図におい
て図１と同一符号は同一または相当する部分を示し、４
はワイヤであり、チップ間接続用パッド３のパターンが
上記実施例のそれとは異なるように形成されている。

【００１２】図４は、図３に示す分割チップ１ａ〜１ｅ
をつなぎ合わせて１つの集積回路装置を組立てた状態を
示す概略平面図であり、本実施例では、分割チップ１ａ
〜１ｅが接着剤によって接合され、分割チップ１ａ〜１
ｅの各チップ間接続用パッド３がワイヤ４に接続されて
組み立てられる。

【００１３】このような本実施例の半導体集積回路装置
では、各分割チップ１ａ〜１ｄ間がワイヤによって導通
し、これら分割チップ１ａ〜１ｄによって１つの集積回
路装置が得られるため、上記実施例と同様に、製造時の
歩留りを低下することなく不良箇所のない、集積度が高
められた半導体集積回路装置を得ることができる。

【００１４】なお、本発明の半導体集積回路装置は、１
つの種類の集積回路を各チップに形成したものでも、チ
ップ間で例えばゲートアレイ，マイコン，メモリ等の異
なる種類の集積回路を形成し、これらを接合したもので
あってもよい。

【００１５】

【発明の効果】以上のように、この発明によれば、互い
に異なる集積回路が形成された複数の小型チップを各チ
ップ毎に形成し、得られた各チップのうちの良品のみを
つなぎ合わて、１つの大型の集積回路装置を構成するよ
うにしたので、歩留りを低下することなく集積度が高め
られた、即ち、大規模化の図られた高信頼性の半導体集
積回路装置を得ることができる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体集積回路装置
を構成する複数の分割された小型チップの概略平面図で
ある。

【図２】図１の分割された小型チップを貼り合わせた状
態を示す概略平面図である。

【図３】この発明の第２の実施例による半導体集積回路
装置を構成する複数の分割された小型チップの概略平面
図である。

【図４】図３の分割された小型チップを貼り合わせ、ワ
イヤによってチップ間を電気的に接続した状態を示す概
略平面図である。

【図５】従来の半導体集積回路装置の構成を示す概略平
面図である。

【符号の説明】

１ａ〜１ｅ 分割されたチップ（分割チップ） ２ Ｉ／Ｏパッド ３ チップ間接続用パッド ４ ワイヤ ５ 大規模ＬＳＩチップ ６ 不良箇所 Ａ〜Ｅ 分割チップ１ａ〜１ｅの集積回路装置における
ブロックの位置を特定する符号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 チップ上に複数の回路素子からなる集積
   回路を搭載してなる半導体集積回路装置であって、 互いに異なる集積回路を搭載した複数の小型チップが接
   合され、各小型チップに形成されたチップ間接続用パッ
   ドを介して複数の小型チップ間が電気的に接続されてい
   ることを特徴する半導体集積回路装置。
2. 【請求項２】 チップ上に複数の回路素子からなる集積
   回路を搭載してなる半導体集積回路装置を製造する方法
   であって、 互いに異なる集積回路を搭載した複数の小型チップを各
   チップ毎にウエハプロセスにて形成し、各チップ毎に良
   品を選別する工程と、 上記選別した良品の小型チップを接合してチップ面積の
   大きい大型チップを形成し、各小型チップ間を電気的に
   接続する工程とを含むことを特徴とする半導体集積回路
   装置の製造方法。