JPH11145403A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH11145403A JPH11145403A JP9317607A JP31760797A JPH11145403A JP H11145403 A JPH11145403 A JP H11145403A JP 9317607 A JP9317607 A JP 9317607A JP 31760797 A JP31760797 A JP 31760797A JP H11145403 A JPH11145403 A JP H11145403A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- block
- integrated circuit
- function
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】１チップ構成の場合に比べて生産歩留りを著し
く向上できる上、鏡面対称の機能ブロック単体チップを
格別に用意する必要がなく、しかも煩雑な操作を行なう
ことなく良品化をはかることのできる半導体集積回路を
提供する。 【解決手段】チップ内の回路が複数に分割されてブロッ
ク化され、半導体ウエハ−上において隣合ったブロック
（Ｘ，Ｙ…）どうしの信号端子（２ー７，２ー８…）ど
うしが電気的に接続され、かつ各ブロック間が切り離し
可能な状態に配置されており、任意の箇所で１チップを
構成する事を可能ならしめた。
く向上できる上、鏡面対称の機能ブロック単体チップを
格別に用意する必要がなく、しかも煩雑な操作を行なう
ことなく良品化をはかることのできる半導体集積回路を
提供する。 【解決手段】チップ内の回路が複数に分割されてブロッ
ク化され、半導体ウエハ−上において隣合ったブロック
（Ｘ，Ｙ…）どうしの信号端子（２ー７，２ー８…）ど
うしが電気的に接続され、かつ各ブロック間が切り離し
可能な状態に配置されており、任意の箇所で１チップを
構成する事を可能ならしめた。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置など
に使用される大規模半導体集積回路として好適な集積回
路であって、さらに詳しくは改良された生産歩留まり向
上手段を備えた半導体集積回路に関する。
に使用される大規模半導体集積回路として好適な集積回
路であって、さらに詳しくは改良された生産歩留まり向
上手段を備えた半導体集積回路に関する。
【０００２】
【従来の技術】従来のこの種の半導体集積回路を開示し
ている文献として、特開平５−１３６３３１号公報があ
る。この公報に示されている半導体集積回路は、図２お
よび図３に示す如く構成されている。
ている文献として、特開平５−１３６３３１号公報があ
る。この公報に示されている半導体集積回路は、図２お
よび図３に示す如く構成されている。
【０００３】図２は半導体チップの一部を取り出して示
す部分断面図であり、図３の（ａ）（ｂ）は図２に示す
構造の半導体チップの概略的な平面図である。図２およ
び図３において、３および８はチップ、４，９，１７は
パッド、５および１０は絶縁保護膜、６は超音波接着箇
所、１１はメタル線切断部分、１２はバンプ接続箇所で
ある。また１３〜１６は機能ブロック、１８及び１９は
メタル線である。
す部分断面図であり、図３の（ａ）（ｂ）は図２に示す
構造の半導体チップの概略的な平面図である。図２およ
び図３において、３および８はチップ、４，９，１７は
パッド、５および１０は絶縁保護膜、６は超音波接着箇
所、１１はメタル線切断部分、１２はバンプ接続箇所で
ある。また１３〜１６は機能ブロック、１８及び１９は
メタル線である。
【０００４】図２および図３に示すように、この半導体
集積回路は、複数の機能ブロック１３〜１６を主体とし
て構成されており、半導体チップの周辺部には、各機能
ブロックの全ての入出力信号をチップ外と送受信させ得
る如く、チップ外部と電気的な接続をはかるためのパッ
ド１７が設けられている。
集積回路は、複数の機能ブロック１３〜１６を主体とし
て構成されており、半導体チップの周辺部には、各機能
ブロックの全ての入出力信号をチップ外と送受信させ得
る如く、チップ外部と電気的な接続をはかるためのパッ
ド１７が設けられている。
【０００５】この半導体集積回路は、半導体チップの試
験段階で、ある機能ブロックに不良が発見された場合、
次の如く処置される。すなわち、その不良機能ブロック
と鏡面対称となっている図３の（ｂ）に示すような機能
ブロックの単体チップ８（良品）を用意する。そして不
良機能ブロックについてはパッド群の内側で電気的に切
断すると共に、当該機能ブロックの鏡面対称性を利用し
て、機能ブロック単体チップ８のパッド面と不良機能ブ
ロックのパッド面とを重ね合わせて電気的に接続する。
験段階で、ある機能ブロックに不良が発見された場合、
次の如く処置される。すなわち、その不良機能ブロック
と鏡面対称となっている図３の（ｂ）に示すような機能
ブロックの単体チップ８（良品）を用意する。そして不
良機能ブロックについてはパッド群の内側で電気的に切
断すると共に、当該機能ブロックの鏡面対称性を利用し
て、機能ブロック単体チップ８のパッド面と不良機能ブ
ロックのパッド面とを重ね合わせて電気的に接続する。
【０００６】かくしてこの半導体集積回路においては、
不良機能ブロックが、新たに接続した良品機能ブロック
単体チップによって補完されるため、生産歩留まりが向
上する。
不良機能ブロックが、新たに接続した良品機能ブロック
単体チップによって補完されるため、生産歩留まりが向
上する。
【０００７】
【発明が解決しようとする課題】上記従来の半導体集積
回路には、次のような欠点がある。 （ａ）鏡面対称の機能ブロック単体チップが必要であ
る。 （ｂ）半導体チップ内の不良機能ブロックを、電気的に
切断する工程が必要である。 （ｃ）良品の鏡面対称の機能ブロック単体チップを電気
的に接続する工程が必要である。
回路には、次のような欠点がある。 （ａ）鏡面対称の機能ブロック単体チップが必要であ
る。 （ｂ）半導体チップ内の不良機能ブロックを、電気的に
切断する工程が必要である。 （ｃ）良品の鏡面対称の機能ブロック単体チップを電気
的に接続する工程が必要である。
【０００８】本発明の目的は、１チップ構成の場合に比
べて生産歩留りを著しく向上できる上、鏡面対称の機能
ブロック単体チップを格別に用意する必要がなく、しか
も煩雑な操作を行なうことなく良品化をはかることので
きる半導体集積回路を提供することにある。
べて生産歩留りを著しく向上できる上、鏡面対称の機能
ブロック単体チップを格別に用意する必要がなく、しか
も煩雑な操作を行なうことなく良品化をはかることので
きる半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】前述課題を解決するため
に本発明は下記のような特徴的構成を採用している。 （１）本発明の半導体集積回路は、チップ内の回路が複
数に分割されてブロック化され、半導体ウエハ−上にお
いて隣合ったブロックどうしの信号端子どうしが電気的
に接続され、かつ各ブロック間が切り離し可能な状態に
配置されており、任意の箇所で１チップを構成する事を
可能ならしめている。
に本発明は下記のような特徴的構成を採用している。 （１）本発明の半導体集積回路は、チップ内の回路が複
数に分割されてブロック化され、半導体ウエハ−上にお
いて隣合ったブロックどうしの信号端子どうしが電気的
に接続され、かつ各ブロック間が切り離し可能な状態に
配置されており、任意の箇所で１チップを構成する事を
可能ならしめている。
【００１０】（２）上記（１）に記載した回路であっ
て、任意の箇所で１チップを構成する場合において、使
用されるパッドは全て上記１チップを構成する前のもの
と同じである。
て、任意の箇所で１チップを構成する場合において、使
用されるパッドは全て上記１チップを構成する前のもの
と同じである。
【００１１】（３）上記（１）に記載した回路であっ
て、半導体ウエハ−上において、複数に分割されたブロ
ックの中に不良ブロックが存在する場合、上記不良ブロ
ック分だけシフトすることにより、新たな１チップを構
成する手段を備えている。
て、半導体ウエハ−上において、複数に分割されたブロ
ックの中に不良ブロックが存在する場合、上記不良ブロ
ック分だけシフトすることにより、新たな１チップを構
成する手段を備えている。
【００１２】（４）上記（１）に記載した回路であっ
て、半導体ウエハ−上において、チップ内の回路は左右
に二分割されてブロック化されている。
て、半導体ウエハ−上において、チップ内の回路は左右
に二分割されてブロック化されている。
【００１３】（５）上記（１）に記載した回路であっ
て、半導体ウエハ−上において、チップ内の回路は上下
左右に四分割されてブロック化されている。
て、半導体ウエハ−上において、チップ内の回路は上下
左右に四分割されてブロック化されている。
【００１４】
【発明の実施の形態】（第１実施形態）図１は本発明の
第１実施形態に係る半導体集積回路の要部構成を示す平
面図である。図１において、１ー１ないし１ー６及び１
ー１′ないし１ー６′はパッドであり、２ー１ないし２
ー６は信号端子である。
第１実施形態に係る半導体集積回路の要部構成を示す平
面図である。図１において、１ー１ないし１ー６及び１
ー１′ないし１ー６′はパッドであり、２ー１ないし２
ー６は信号端子である。
【００１５】図１に示すように、本実施形態の半導体チ
ップは、１チップ内の回路が機能Ａのブロックと機能Ｂ
のブロックとに二分割されている。そして例えばチップ
Ｘにおける機能Ａのブロックおよび機能Ｂのブロックに
着目してみると、信号端子２−１ないし２−６はパッド
１−１ないし１−６にそれぞれ接続されている。上記パ
ッド１−１ないし１−６は、パッド１−１′ないし１−
６′にそれぞれ接続されている。また機能Ａのブロック
における端子２−７と、機能Ｂのブロックにおける端子
２−８とは内部で接続されている。
ップは、１チップ内の回路が機能Ａのブロックと機能Ｂ
のブロックとに二分割されている。そして例えばチップ
Ｘにおける機能Ａのブロックおよび機能Ｂのブロックに
着目してみると、信号端子２−１ないし２−６はパッド
１−１ないし１−６にそれぞれ接続されている。上記パ
ッド１−１ないし１−６は、パッド１−１′ないし１−
６′にそれぞれ接続されている。また機能Ａのブロック
における端子２−７と、機能Ｂのブロックにおける端子
２−８とは内部で接続されている。
【００１６】チップＸにおいて機能Ａのブロックが不良
である場合、チップＸの機能Ｂのブロックとその右隣に
位置している別のチップの機能Ａのブロックとを使用
し、新たなチップＹとする。このチップＹとチップＸと
の機能ブロックの内容及び使用するパッドの配置は全て
同じであるため、良品としての１チップが取れる。
である場合、チップＸの機能Ｂのブロックとその右隣に
位置している別のチップの機能Ａのブロックとを使用
し、新たなチップＹとする。このチップＹとチップＸと
の機能ブロックの内容及び使用するパッドの配置は全て
同じであるため、良品としての１チップが取れる。
【００１７】かくして本実施形態においては、例えば検
査工程等において、一つの機能ブロックに不良が存在す
ることが検知されても、隣合った機能ブロックが良品で
あれば、チップとして良品と認めることができ、通常の
１チップ構成の場合よりも遥かに歩留まりが向上する。
査工程等において、一つの機能ブロックに不良が存在す
ることが検知されても、隣合った機能ブロックが良品で
あれば、チップとして良品と認めることができ、通常の
１チップ構成の場合よりも遥かに歩留まりが向上する。
【００１８】（変形例）実施形態に示された半導体集積
回路は、下記の変形例を含んでいる。例えば、１チップ
内の回路を三つ以上に分割し前記実施形態と同様な回路
構成とすることができ、また、半導体ウエハ−上におい
て、複数に分割されたブロックの中に不良ブロックが存
在する場合、上記不良ブロック分だけシフトすることに
より、新たな１チップを構成する手段を備えたものとす
ることができる。
回路は、下記の変形例を含んでいる。例えば、１チップ
内の回路を三つ以上に分割し前記実施形態と同様な回路
構成とすることができ、また、半導体ウエハ−上におい
て、複数に分割されたブロックの中に不良ブロックが存
在する場合、上記不良ブロック分だけシフトすることに
より、新たな１チップを構成する手段を備えたものとす
ることができる。
【００１９】
【発明の効果】本発明によれば、一つの機能ブロックに
不良が存在しても、隣合った機能ブロックが良品であれ
ば、良品のチップとして取り扱えるので、１チップ構成
の場合に比べて生産歩留りを著しく向上できる上、鏡面
対称の機能ブロック単体チップを格別に用意する必要が
なく、しかも半導体チップ内の不良機能ブロックの電気
的な切り離し及び良品機能ブロック単体チップの電気的
な接続処理等を格別に行なうことなく良品化をはかるこ
とのできる半導体集積回路を提供できる。
不良が存在しても、隣合った機能ブロックが良品であれ
ば、良品のチップとして取り扱えるので、１チップ構成
の場合に比べて生産歩留りを著しく向上できる上、鏡面
対称の機能ブロック単体チップを格別に用意する必要が
なく、しかも半導体チップ内の不良機能ブロックの電気
的な切り離し及び良品機能ブロック単体チップの電気的
な接続処理等を格別に行なうことなく良品化をはかるこ
とのできる半導体集積回路を提供できる。
【図１】本発明の第１実施形態に係る半導体集積回路の
要部構成を示す図。
要部構成を示す図。
【図２】従来例に係る半導体集積回路の構成を示す図
で、半導体チップの一部を取り出して示す部分断面図。
で、半導体チップの一部を取り出して示す部分断面図。
【図３】従来例に係る半導体集積回路の構成を示す図
で、図２に示す構造の半導体チップの概略的な平面図。
で、図２に示す構造の半導体チップの概略的な平面図。
１ー１〜１ー６，１ー１′〜１ー６′ パッド ２ー１〜２ー６ 信号端子 ３．８ チップ ４，９，１７ パッド ５，１０ 絶縁保護膜 ６ 超音波接着箇所 １１ メタル線切断部分 １２ バンプ接続箇所 １３〜１６ 機能ブロック １８，１９ メタル線
Claims (5)
- 【請求項１】半導体チップ内の回路が複数に分割されて
ブロック化され、半導体ウエハ−上において隣合ったブ
ロックどうしの信号端子どうしが電気的に接続され、か
つ各ブロック間が切り離し可能な状態に配置されてお
り、任意の箇所で１チップを構成する事を可能ならしめ
たことを特徴とする半導体集積回路。 - 【請求項２】任意の箇所で１チップを構成する場合にお
いて、使用されるパッドは全て上記１チップを構成する
前のものと同じであることを特徴とする請求項１に記載
の半導体集積回路。 - 【請求項３】半導体ウエハ−上において、複数に分割さ
れたブロックの中に不良ブロックが存在する場合、上記
不良ブロック分だけシフトすることにより、新たな１チ
ップを構成する手段を備えたことを特徴とする請求項１
に記載の半導体集積回路。 - 【請求項４】半導体ウエハ−上において、チップ内の回
路は左右に二分割されてブロック化されることを特徴と
する請求項１に記載の半導体集積回路。 - 【請求項５】半導体ウエハ−上において、チップ内の回
路は上下左右に四分割されてブロック化されることを特
徴とする請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9317607A JPH11145403A (ja) | 1997-11-04 | 1997-11-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9317607A JPH11145403A (ja) | 1997-11-04 | 1997-11-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145403A true JPH11145403A (ja) | 1999-05-28 |
Family
ID=18090093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9317607A Pending JPH11145403A (ja) | 1997-11-04 | 1997-11-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145403A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972487B2 (en) | 2001-03-30 | 2005-12-06 | Fujitsu Limited | Multi chip package structure having a plurality of semiconductor chips mounted in the same package |
-
1997
- 1997-11-04 JP JP9317607A patent/JPH11145403A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972487B2 (en) | 2001-03-30 | 2005-12-06 | Fujitsu Limited | Multi chip package structure having a plurality of semiconductor chips mounted in the same package |
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