JPH05129521A - 半導体装置のセル配置方法 - Google Patents
半導体装置のセル配置方法Info
- Publication number
- JPH05129521A JPH05129521A JP3285203A JP28520391A JPH05129521A JP H05129521 A JPH05129521 A JP H05129521A JP 3285203 A JP3285203 A JP 3285203A JP 28520391 A JP28520391 A JP 28520391A JP H05129521 A JPH05129521 A JP H05129521A
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- JP
- Japan
- Prior art keywords
- cell
- external terminal
- area
- macro
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体装置のセル配置方法に関し、冗長な配線
の発生を防止して電気的特性を損なうことのないセル配
置を行うことができることを目的とする。 【構成】各マクロセル５に外部端子４からの繋がりの強
さを示すラベルＬ１，Ｌ２，Ｌ３を定義する。又、内部
セル領域３に中央部に外部端子４からの繋がりが弱いセ
ル配置領域６を設定し、セル配置領域６を囲むように外
部端子４からの繋がりが中程度のセル配置領域７を設定
し、更にセル配置領域７を囲むように外部端子４からの
繋がりが強いセル配置領域８を設定する。そして、ラベ
ル１のマクロセルをセル配置領域８に配置した後、ラベ
ル２のマクロセルをセル配置領域７に配置し、更に、ラ
ベル３のマクロセルをセル配置領域６に配置する。
の発生を防止して電気的特性を損なうことのないセル配
置を行うことができることを目的とする。 【構成】各マクロセル５に外部端子４からの繋がりの強
さを示すラベルＬ１，Ｌ２，Ｌ３を定義する。又、内部
セル領域３に中央部に外部端子４からの繋がりが弱いセ
ル配置領域６を設定し、セル配置領域６を囲むように外
部端子４からの繋がりが中程度のセル配置領域７を設定
し、更にセル配置領域７を囲むように外部端子４からの
繋がりが強いセル配置領域８を設定する。そして、ラベ
ル１のマクロセルをセル配置領域８に配置した後、ラベ
ル２のマクロセルをセル配置領域７に配置し、更に、ラ
ベル３のマクロセルをセル配置領域６に配置する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置（ＬＳＩ）の
セル配置方法に関する。近年、ＬＳＩには大規模、高集
積化が進められており、マクロセルの配置についても冗
長な配線をなくして電気的特性を損なうことのない配置
が望まれている。
セル配置方法に関する。近年、ＬＳＩには大規模、高集
積化が進められており、マクロセルの配置についても冗
長な配線をなくして電気的特性を損なうことのない配置
が望まれている。
【０００２】
【従来の技術】近年のＬＳＩのセル自動配置装置におけ
る配置処理では、各マクロセルの配置位置は配線処理に
おいて未結線が生じないような物理的制約にのみに基づ
いて行われている。
る配置処理では、各マクロセルの配置位置は配線処理に
おいて未結線が生じないような物理的制約にのみに基づ
いて行われている。
【０００３】
【発明が解決しようとする課題】ところが、従来のセル
自動配置装置における配置処理では、配線処理において
未結線が生じなければよいため、外部端子に連結される
マクロセルがその外部端子から離れた位置に配置された
り、連結されるマクロセル同士が離れて配置されたりす
ることが多い。このため、冗長な配線が発生し、電気的
特性を損なうという問題があった。
自動配置装置における配置処理では、配線処理において
未結線が生じなければよいため、外部端子に連結される
マクロセルがその外部端子から離れた位置に配置された
り、連結されるマクロセル同士が離れて配置されたりす
ることが多い。このため、冗長な配線が発生し、電気的
特性を損なうという問題があった。
【０００４】本発明は上記問題点を解決するためになさ
れたものであって、冗長な配線の発生を防止して電気的
特性を損なうことのないセル配置を行うことができるこ
とを目的とする。
れたものであって、冗長な配線の発生を防止して電気的
特性を損なうことのないセル配置を行うことができるこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため、半導体チップ上に多数形成された各外部端子
から順次連結される各マクロセルの配置位置を半導体チ
ップの内部セル領域に決定するに際し、各外部端子から
の繋がりの強さを各マクロセルに定義するとともに、内
部セル領域に、この内部セル領域の対向する少なくとも
一対の端縁から見て中央部ほど外部端子からの繋がりが
弱いセル配置領域となるように３種以上のセル配置領域
を設定し、各外部端子から順次連結されるマクロセル
を、当該外部端子に最も繋がりの強いマクロセルから順
に当該外部端子に最寄りのセル配置領域から中央部のセ
ル配置領域にわたって配置するようにした。
するため、半導体チップ上に多数形成された各外部端子
から順次連結される各マクロセルの配置位置を半導体チ
ップの内部セル領域に決定するに際し、各外部端子から
の繋がりの強さを各マクロセルに定義するとともに、内
部セル領域に、この内部セル領域の対向する少なくとも
一対の端縁から見て中央部ほど外部端子からの繋がりが
弱いセル配置領域となるように３種以上のセル配置領域
を設定し、各外部端子から順次連結されるマクロセル
を、当該外部端子に最も繋がりの強いマクロセルから順
に当該外部端子に最寄りのセル配置領域から中央部のセ
ル配置領域にわたって配置するようにした。
【０００６】
【作用】従って、本発明によれば、外部端子から順次連
結される各マクロセルが互いに近接して配置されるの
で、冗長な配線が発生せず、電気的特性の低下が防止さ
れるとともに、配置処理及び配線処理のやり直しがなく
なる。
結される各マクロセルが互いに近接して配置されるの
で、冗長な配線が発生せず、電気的特性の低下が防止さ
れるとともに、配置処理及び配線処理のやり直しがなく
なる。
【０００７】
【実施例】以下、本発明を具体化した一実施例を図１〜
図３に従って説明する。図２は半導体装置としてのゲー
トアレイ１を示し、半導体チップ２の中央部には内部セ
ル領域３が形成され、内部セル領域３の周縁部には多数
の外部端子４が形成されている。
図３に従って説明する。図２は半導体装置としてのゲー
トアレイ１を示し、半導体チップ２の中央部には内部セ
ル領域３が形成され、内部セル領域３の周縁部には多数
の外部端子４が形成されている。
【０００８】このゲートアレイ１の内部セル領域３に対
して各マクロセルを配置するに際し、まず、論理回路デ
ータ及びネットデータからなる論理データに基づいて、
図１に示すように、各マクロセル５に対して外部端子４
からの繋がりの強さを示すラベルＬをマクロセルの連結
順にＬ１，Ｌ２，Ｌ３として定義する。尚、ラベルＬは
付されている数字が小さいほど、外部端子４からの繋が
りが強いものとする。
して各マクロセルを配置するに際し、まず、論理回路デ
ータ及びネットデータからなる論理データに基づいて、
図１に示すように、各マクロセル５に対して外部端子４
からの繋がりの強さを示すラベルＬをマクロセルの連結
順にＬ１，Ｌ２，Ｌ３として定義する。尚、ラベルＬは
付されている数字が小さいほど、外部端子４からの繋が
りが強いものとする。
【０００９】次に、同一のラベルが付けられたマクロセ
ルを配置するのに必要な領域の大きさを算出する。そし
て、この算出値に基づいて、例えば図２に示すように内
部セル領域３の中央部に各外部端子４からの繋がりが弱
いセル配置領域６を設定し、セル配置領域６を囲むよう
に各外部端子４からの繋がりが中程度のセル配置領域７
を設定し、更にセル配置領域７を囲むように各外部端子
４からの繋がりが強いセル配置領域８を設定する。
ルを配置するのに必要な領域の大きさを算出する。そし
て、この算出値に基づいて、例えば図２に示すように内
部セル領域３の中央部に各外部端子４からの繋がりが弱
いセル配置領域６を設定し、セル配置領域６を囲むよう
に各外部端子４からの繋がりが中程度のセル配置領域７
を設定し、更にセル配置領域７を囲むように各外部端子
４からの繋がりが強いセル配置領域８を設定する。
【００１０】この後、図３に示すように、外部端子４に
連結されるラベルＬ１のマクロセル又はこのマクロセル
に接続されるラベルＬ１のマクロセルを、セル配置領域
８において当該外部端子４に最寄りの位置に配置し、ラ
ベル１のマクロセルに接続されるラベルＬ２のマクロセ
ルを、セル配置領域７においてラベル１のマクロセルの
最寄りの位置に配置する。又、ラベル２のマクロセルに
接続されるラベルＬ３のマクロセルを、セル配置領域６
においてラベル２のマクロセルの最寄りの位置に配置す
る。
連結されるラベルＬ１のマクロセル又はこのマクロセル
に接続されるラベルＬ１のマクロセルを、セル配置領域
８において当該外部端子４に最寄りの位置に配置し、ラ
ベル１のマクロセルに接続されるラベルＬ２のマクロセ
ルを、セル配置領域７においてラベル１のマクロセルの
最寄りの位置に配置する。又、ラベル２のマクロセルに
接続されるラベルＬ３のマクロセルを、セル配置領域６
においてラベル２のマクロセルの最寄りの位置に配置す
る。
【００１１】別の外部端子４についても前記と同様にし
てラベル１のマクロセルはセル配置領域８に、ラベル２
のマクロセルはセル配置領域７に、更にラベル３のマク
ロセルはセル配置領域６に配置することにより、配置処
理を終了する。
てラベル１のマクロセルはセル配置領域８に、ラベル２
のマクロセルはセル配置領域７に、更にラベル３のマク
ロセルはセル配置領域６に配置することにより、配置処
理を終了する。
【００１２】このように、本実施例では各外部端子４か
ら順次連結される各マクロセル５が近接して配置される
ため、外部端子４とマクロセル５との間の配線長及びマ
クロセル５同士間の配線が冗長になることはなく、電気
的特性が損なわれるのを防止できる。又、冗長な配線が
発生しないため、配置処理及び配線処理のやり直しがな
くなり、半導体装置を短期間で開発することが可能とな
る。
ら順次連結される各マクロセル５が近接して配置される
ため、外部端子４とマクロセル５との間の配線長及びマ
クロセル５同士間の配線が冗長になることはなく、電気
的特性が損なわれるのを防止できる。又、冗長な配線が
発生しないため、配置処理及び配線処理のやり直しがな
くなり、半導体装置を短期間で開発することが可能とな
る。
【００１３】尚、本実施例では内部セル領域３に対して
３種のセル配置領域６〜８を設定したが、内部セル領域
３に対するセル配置領域の種類は３種に限定されるもの
ではなく、図４〜図６に示すように設定してもよい。即
ち、図４に示すように、内部セル領域３の中央部に外部
端子からの繋がりが弱いセル配置領域９を設定し、セル
配置領域９を囲むように外部端子からの繋がりが中程度
のセル配置領域１０を設定し、更にセル配置領域１０を
囲むように外部端子からの繋がりが強いセル配置領域１
１を設定するとともに、各セル配置領域９，１０，１１
を複数の矩形領域に分割し、各セル配置領域９，１０，
１１における各矩形領域を所定の外部端子に対応させる
ようにしている。
３種のセル配置領域６〜８を設定したが、内部セル領域
３に対するセル配置領域の種類は３種に限定されるもの
ではなく、図４〜図６に示すように設定してもよい。即
ち、図４に示すように、内部セル領域３の中央部に外部
端子からの繋がりが弱いセル配置領域９を設定し、セル
配置領域９を囲むように外部端子からの繋がりが中程度
のセル配置領域１０を設定し、更にセル配置領域１０を
囲むように外部端子からの繋がりが強いセル配置領域１
１を設定するとともに、各セル配置領域９，１０，１１
を複数の矩形領域に分割し、各セル配置領域９，１０，
１１における各矩形領域を所定の外部端子に対応させる
ようにしている。
【００１４】又、図５は内部セル領域３の中央部に外部
端子からの繋がりが弱いセル配置領域１２を上下方向に
延びるように設定し、セル配置領域１２の左右両側に外
部端子からの繋がりが中程度の一対のセル配置領域１３
を設定し、更にセル配置領域１３の左右両側に外部端子
からの繋がりが強い一対のセル配置領域１４を設定して
いる。又、図６は内部セル領域３の中央部に外部端子か
らの繋がりが弱いセル配置領域１５を左右方向に延びる
ように設定し、セル配置領域１５の上下両側に外部端子
からの繋がりが中程度の一対のセル配置領域１６を設定
し、更にセル配置領域１６の上下両側に外部端子からの
繋がりが強い一対のセル配置領域１４を設定している。
端子からの繋がりが弱いセル配置領域１２を上下方向に
延びるように設定し、セル配置領域１２の左右両側に外
部端子からの繋がりが中程度の一対のセル配置領域１３
を設定し、更にセル配置領域１３の左右両側に外部端子
からの繋がりが強い一対のセル配置領域１４を設定して
いる。又、図６は内部セル領域３の中央部に外部端子か
らの繋がりが弱いセル配置領域１５を左右方向に延びる
ように設定し、セル配置領域１５の上下両側に外部端子
からの繋がりが中程度の一対のセル配置領域１６を設定
し、更にセル配置領域１６の上下両側に外部端子からの
繋がりが強い一対のセル配置領域１４を設定している。
【００１５】又、本実施例では内部セル領域３に対して
３種のセル配置領域６〜８を設定したが、内部セル領域
３に対するセル配置領域の種類は３種に限定されるもの
ではなく、３種以上、例えば４種，５種のセル配置領域
を設定してもよい。
３種のセル配置領域６〜８を設定したが、内部セル領域
３に対するセル配置領域の種類は３種に限定されるもの
ではなく、３種以上、例えば４種，５種のセル配置領域
を設定してもよい。
【００１６】
【発明の効果】以上詳述したように、本発明によれば、
冗長な配線の発生を防止して電気的特性を損なうことの
ないセル配置を行うことができる優れた効果がある。
冗長な配線の発生を防止して電気的特性を損なうことの
ないセル配置を行うことができる優れた効果がある。
【図１】一実施例におけるマクロセルに対するラベル付
けを示す説明図である。
けを示す説明図である。
【図２】内部セル領域に対してセル配置領域を設定した
状態を示す図である。
状態を示す図である。
【図３】半導体チップに対してセル配置処理を施した状
態を示す図である。
態を示す図である。
【図４】内部セル領域に対するセル配置領域の別の設定
例を示す図である。
例を示す図である。
【図５】内部セル領域に対するセル配置領域の別の設定
例を示す図である。
例を示す図である。
【図６】内部セル領域に対するセル配置領域の別の設定
例を示す図である。
例を示す図である。
２ 半導体チップ ３ 内部セル領域 ４ 外部端子 ５ マクロセル ６〜８，１２〜１４，１５〜１７ セル配置領域
Claims (1)
- 【請求項１】 半導体チップ（２）上に多数形成された
各外部端子（４）から順次連結される各マクロセル
（５）の配置位置を半導体チップ（２）の内部セル領域
（３）に決定するに際し、 各外部端子（４）からの繋がりの強さを各マクロセル
（５）に定義するとともに、 内部セル領域（３）に、この内部セル領域（３）の対向
する少なくとも一対の端縁から見て中央部ほど外部端子
（４）からの繋がりが弱いセル配置領域となるように３
種以上のセル配置領域（６〜８）を設定し、 各外部端子（４）から順次連結されるマクロセル（５）
を、当該外部端子（４）に最も繋がりの強いマクロセル
（５）から順に当該外部端子（４）に最寄りのセル配置
領域（８）から中央部のセル配置領域（６）にわたって
配置するようにしたことを特徴とする半導体装置のセル
配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285203A JPH05129521A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置のセル配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285203A JPH05129521A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置のセル配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129521A true JPH05129521A (ja) | 1993-05-25 |
Family
ID=17688441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285203A Pending JPH05129521A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置のセル配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129521A (ja) |
-
1991
- 1991-10-30 JP JP3285203A patent/JPH05129521A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010619 |