JPH0465859A - ウエハ・スケール集積回路および該回路における信号伝播経路形成方法 - Google Patents
ウエハ・スケール集積回路および該回路における信号伝播経路形成方法Info
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- JPH0465859A JPH0465859A JP2177440A JP17744090A JPH0465859A JP H0465859 A JPH0465859 A JP H0465859A JP 2177440 A JP2177440 A JP 2177440A JP 17744090 A JP17744090 A JP 17744090A JP H0465859 A JPH0465859 A JP H0465859A
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- Japan
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- chip
- chips
- wafer
- signal propagation
- propagation path
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ウェハ上に複数のチップが配列されてなるウェハ・スケ
ール集積回路に係わり、特に、該回路においてチップ間
を電気的に接続して一つの信号伝播経路（スパイラル）
を形成する技術に関し、スパイラル形成の際の支流信号
経路を極力少なくし、ひいては外部からの制御を容易に
することを目的とし、 ■各列のチップの角がそれぞれ隣接する列の各チップの
辺のほぼ中央に位置するように各チップを列単位でずら
して配列するように構成し、また、■上記のようにして
構成されたウェハ・スケール集積回路において、前記信
号伝播経路の出発点として良品のチップを設定し、該設
定された良品のチップに隣接するチップが良品であるか
否かを判定し、該判定の結果に基づき良品の場合に当該
チップと電気的に接続を行い、前記判定および接続のス
テップを繰り返して前記信号伝播経路を形成するように
構成する。
ール集積回路に係わり、特に、該回路においてチップ間
を電気的に接続して一つの信号伝播経路（スパイラル）
を形成する技術に関し、スパイラル形成の際の支流信号
経路を極力少なくし、ひいては外部からの制御を容易に
することを目的とし、 ■各列のチップの角がそれぞれ隣接する列の各チップの
辺のほぼ中央に位置するように各チップを列単位でずら
して配列するように構成し、また、■上記のようにして
構成されたウェハ・スケール集積回路において、前記信
号伝播経路の出発点として良品のチップを設定し、該設
定された良品のチップに隣接するチップが良品であるか
否かを判定し、該判定の結果に基づき良品の場合に当該
チップと電気的に接続を行い、前記判定および接続のス
テップを繰り返して前記信号伝播経路を形成するように
構成する。
本発明は、ウェハ上に複数のチップが配列されてなるウ
ェハ・スケール集積回路に係わり、特に、該回路におい
てチップ間を電気的に接続して一つの信号伝播経路（ス
パイラル）を形成する技術に関する。
ェハ・スケール集積回路に係わり、特に、該回路におい
てチップ間を電気的に接続して一つの信号伝播経路（ス
パイラル）を形成する技術に関する。
第５図に示されるように従来のウェハ・スケール集積回
路Ｗ゛においては、ウェハ上のチップのレイアウトは格
子状の配列となっている。そのため、任意のチップＣｉ
に隣接するチップは、上下左右の４方向に位置するチッ
プＣ＋’＝Ｃ４であり、ウェハ周辺部を除いて最大でも
４個である。従って、信号伝播経路（スパイラル）を形
成する際に、成るチップに接続可能なチップは、その隣
接チップが全て良品チップであっても、最大４個に限ら
れる。
路Ｗ゛においては、ウェハ上のチップのレイアウトは格
子状の配列となっている。そのため、任意のチップＣｉ
に隣接するチップは、上下左右の４方向に位置するチッ
プＣ＋’＝Ｃ４であり、ウェハ周辺部を除いて最大でも
４個である。従って、信号伝播経路（スパイラル）を形
成する際に、成るチップに接続可能なチップは、その隣
接チップが全て良品チップであっても、最大４個に限ら
れる。
この場合、第６図に示されるようにウェハ上に不良品チ
ップが存在すると、当然、その不良品チップを回避して
（つまり接続しないで）スパイラルを形成しなくてはな
らない。そのため、不良品チップの分布状況によっては
、本来の信号伝播経路（スパイラル）から分流した形態
の支流信号経路Ｐ、〜Ｐ、を形成しなければならず、場
合によっては支流信号経路Ｐ、から派生する形で更に支
流信号経路Ｐ２が存在するといった具合に、スパイラル
全体が複雑になってしまう。特に、３方向が不良チップ
に囲まれているようなチップ（例えば第４図（ｂ）の［
相］のチップ）の場合には、必然的に支流信号経路を形
成しなくてはならず、スパイラル全体が複雑になること
は避けられない。
ップが存在すると、当然、その不良品チップを回避して
（つまり接続しないで）スパイラルを形成しなくてはな
らない。そのため、不良品チップの分布状況によっては
、本来の信号伝播経路（スパイラル）から分流した形態
の支流信号経路Ｐ、〜Ｐ、を形成しなければならず、場
合によっては支流信号経路Ｐ、から派生する形で更に支
流信号経路Ｐ２が存在するといった具合に、スパイラル
全体が複雑になってしまう。特に、３方向が不良チップ
に囲まれているようなチップ（例えば第４図（ｂ）の［
相］のチップ）の場合には、必然的に支流信号経路を形
成しなくてはならず、スパイラル全体が複雑になること
は避けられない。
支流信号経路が数多く存在すると、外部からの支流信号
経路上のチップの制御が複雑なものとなり、ひいてはス
パイラル形成のための制御全体が難しくなるという問題
がある。これは、ウェハ・スケール集積回路においてス
パイラルを形成する上でその処理時間を多大に必要とし
、好ましくない。
経路上のチップの制御が複雑なものとなり、ひいてはス
パイラル形成のための制御全体が難しくなるという問題
がある。これは、ウェハ・スケール集積回路においてス
パイラルを形成する上でその処理時間を多大に必要とし
、好ましくない。
本発明は、かかる従来技術における課題に鑑み創作され
たもので、スパイラル形成の際の支流信号経路を極力少
なくし、ひいては外部からの制御を容易にすることがで
きるウェハ・スケール集積回路および該回路におけるス
パイラル形成方法を提供することを目的としている。
たもので、スパイラル形成の際の支流信号経路を極力少
なくし、ひいては外部からの制御を容易にすることがで
きるウェハ・スケール集積回路および該回路におけるス
パイラル形成方法を提供することを目的としている。
上記課題を解決するため、本発明によれば、ウェハ上に
複数のチップが配列され、該チップ間を電気的に接続し
てチップ間の信号伝播経路（スパイラル）を有してなる
ウェハ・スケール集積回路であって、各列のチップの角
がそれぞれ隣接する列の各チップの辺のほぼ中央に位置
するように各チップを列単位でずらして配列したことを
特徴とするウェハ・スケール集積回路が提供される。
複数のチップが配列され、該チップ間を電気的に接続し
てチップ間の信号伝播経路（スパイラル）を有してなる
ウェハ・スケール集積回路であって、各列のチップの角
がそれぞれ隣接する列の各チップの辺のほぼ中央に位置
するように各チップを列単位でずらして配列したことを
特徴とするウェハ・スケール集積回路が提供される。
また、本発明の他の形態によれば、上記のようにして構
成されたウェハ・スケール集積回路において、信号伝播
経路（スパイラル）の出発点として良品のチップを設定
し、該設定された良品のチップに隣接するチップが良品
であるか否かを判定し、該判定の結果に基づき良品の場
合に当該チップと電気的に接続を行い、前記判定および
接続のステップを繰り返して前記信号伝播経路を形成す
るようにしたことを特徴とするウェハ・スケール集積回
路における信号伝播経路形成方法が提供される。
成されたウェハ・スケール集積回路において、信号伝播
経路（スパイラル）の出発点として良品のチップを設定
し、該設定された良品のチップに隣接するチップが良品
であるか否かを判定し、該判定の結果に基づき良品の場
合に当該チップと電気的に接続を行い、前記判定および
接続のステップを繰り返して前記信号伝播経路を形成す
るようにしたことを特徴とするウェハ・スケール集積回
路における信号伝播経路形成方法が提供される。
［作用〕
上述した構成によれば、ウェハ上のチップのレイアウト
が、いわゆる千鳥状またはジグザグ状の配列（第１図参
照）となっているので、■チップあたり隣接できるチッ
プ数を（従来の最大４個から）最大６個に増やすことが
できる。
が、いわゆる千鳥状またはジグザグ状の配列（第１図参
照）となっているので、■チップあたり隣接できるチッ
プ数を（従来の最大４個から）最大６個に増やすことが
できる。
従って、ウェハ上でスパイラルを形成する際に、支流信
号経路を使用する（形成する）可能性を相対的に少なく
することができる。これは、スパイラル形成のための外
部からの制御を容易にするものであり、ひいてはその処
理時間の短縮化に寄与する。
号経路を使用する（形成する）可能性を相対的に少なく
することができる。これは、スパイラル形成のための外
部からの制御を容易にするものであり、ひいてはその処
理時間の短縮化に寄与する。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
［実施例］
第１図には本発明の一実施例としてのウェハ・スケール
集積回路の構成が模式的に示される。
集積回路の構成が模式的に示される。
本実施例のウェハ・スケール集積回路Ｗにおいては、ウ
ェハ上の各チップは、各列のチップの角がそれぞれ隣接
する列の各チップの辺の中央に位置するように、列単位
でずらして配列されている。
ェハ上の各チップは、各列のチップの角がそれぞれ隣接
する列の各チップの辺の中央に位置するように、列単位
でずらして配列されている。
つマリ、ウェハ上のチップのレイアウトは千鳥状または
ジグザグ状の配列となっている。そのため、任意のチッ
プＣｉに隣接するチップは、９１７１周辺部を除いて最
大６個（自〜Ｃ６）に増やすことができる。
ジグザグ状の配列となっている。そのため、任意のチッ
プＣｉに隣接するチップは、９１７１周辺部を除いて最
大６個（自〜Ｃ６）に増やすことができる。
従って、スパイラルを形成する過程において、成る良品
チップが不良チップに囲まれていても、そのチップ（こ
の場合５個）が全て不良品である可能性は極めて低いた
め、接続可能なチップ数は従来形に比して相対的に多く
なる。そのため、従来形（第６図）に見られたような支
流信号経路を形成しなければならないケースは相対的に
少なくなり、また、該スパイラルが「行き止まり」状態
になることもない。
チップが不良チップに囲まれていても、そのチップ（こ
の場合５個）が全て不良品である可能性は極めて低いた
め、接続可能なチップ数は従来形に比して相対的に多く
なる。そのため、従来形（第６図）に見られたような支
流信号経路を形成しなければならないケースは相対的に
少なくなり、また、該スパイラルが「行き止まり」状態
になることもない。
なお、Ｃ０ＮＴはスパイラル形成のための制御を行う外
部制御装置を示し、複数の信号線Ｓによりウェハ・スケ
ール集積回路Ｗに接続されている。
部制御装置を示し、複数の信号線Ｓによりウェハ・スケ
ール集積回路Ｗに接続されている。
第２図（ａ）および（ｂ）にそれぞれ、各チップの一部
の構成およびスパイラルの一例が模式的に示される。
の構成およびスパイラルの一例が模式的に示される。
図中、破線で囲まれた部分がチップに相当し、図示の例
では１３個のチップが千鳥状またはジグザグ状に配列さ
れている。各チップはそれぞれ、メモリ部Ｍｉ（ｉ＝１
〜１３）および論理回路部Ｌｉ（ｉ＝１〜１３）を有し
ており、該論理回路部は、後述するようにスパイラル形
成のための処理を行う。なお、第２図（ａ）の例示は、
３個のチップ（それぞれ対応する論理回路部Ｌｉ、Ｌ７
およびＬ９にＸ印が付されている）に欠陥が含まれてい
る（つまり不良品チップである）場合を示している。
では１３個のチップが千鳥状またはジグザグ状に配列さ
れている。各チップはそれぞれ、メモリ部Ｍｉ（ｉ＝１
〜１３）および論理回路部Ｌｉ（ｉ＝１〜１３）を有し
ており、該論理回路部は、後述するようにスパイラル形
成のための処理を行う。なお、第２図（ａ）の例示は、
３個のチップ（それぞれ対応する論理回路部Ｌｉ、Ｌ７
およびＬ９にＸ印が付されている）に欠陥が含まれてい
る（つまり不良品チップである）場合を示している。
次に、スパイラル形成方法について第３図のフローチャ
ートおよび第４図（ａ） 、 （ｂ）を参照しながら説
明する。
ートおよび第４図（ａ） 、 （ｂ）を参照しながら説
明する。
まずステップＳ１では、ウェハ上でのスパイラルの出発
点としての良品チップの設定が行われる。
点としての良品チップの設定が行われる。
これは、外部制御装置Ｃ０ＮＴから任意のチップ（第４
図（ａ）の例示では■のチップ）の論理回路部Ｌｉに対
して機能判定のための制御信号を送出し、その応答信号
を判定することにより行われる。
図（ａ）の例示では■のチップ）の論理回路部Ｌｉに対
して機能判定のための制御信号を送出し、その応答信号
を判定することにより行われる。
次のステップＳ２では、隣接するチップ（第４図（ａ）
の例示では■のチップ）が良品である（ＹＥＳ）か否（
ＮＯ）かの判定が行われる。これは、ステップＳ１と同
様にして、最初の良品チップ■から当該隣接チップ■の
論理回路部Ｌｉに対して所定の制御信号を送出し、その
応答信号を判定することにより行われる。
の例示では■のチップ）が良品である（ＹＥＳ）か否（
ＮＯ）かの判定が行われる。これは、ステップＳ１と同
様にして、最初の良品チップ■から当該隣接チップ■の
論理回路部Ｌｉに対して所定の制御信号を送出し、その
応答信号を判定することにより行われる。
ステップＳ２における判定結果がＹＥＳの場合にはステ
ップＳ３に進み、その判定された良品チップ■が最初に
設定された良品チップ■と電気的に接続される。これに
よって、スパイラルの一部が構成される。ステップＳ３
の処理が終了すると、ステップＳ５に進む。
ップＳ３に進み、その判定された良品チップ■が最初に
設定された良品チップ■と電気的に接続される。これに
よって、スパイラルの一部が構成される。ステップＳ３
の処理が終了すると、ステップＳ５に進む。
一方、ステップＳ２における判定結果がＮｏの場合には
ステップＳ４に進み、隣接するチップが他に有る（ＹＥ
Ｓ）か否（ＮＯ）かの判定が行われる。これは、ステッ
プＳ２と同様の方法で行われる。その判定結果がＮＯの
場合にはこのフローは「エンド」となり判定結果がＹＥ
Ｓの場合にはステップＳ２に戻り、同様の処理を繰り返
す。
ステップＳ４に進み、隣接するチップが他に有る（ＹＥ
Ｓ）か否（ＮＯ）かの判定が行われる。これは、ステッ
プＳ２と同様の方法で行われる。その判定結果がＮＯの
場合にはこのフローは「エンド」となり判定結果がＹＥ
Ｓの場合にはステップＳ２に戻り、同様の処理を繰り返
す。
ステップＳ５では、次に接続されるべき隣接チップが有
る（ＹＥＳ）か否（ＮＯ）かの判定が行われる。これも
、ステップＳ２．Ｓ４と同様の方法で行われる。
る（ＹＥＳ）か否（ＮＯ）かの判定が行われる。これも
、ステップＳ２．Ｓ４と同様の方法で行われる。
その判定結果がＮＯの場合にはステップＳ６に進み、判
定結果がＹＥＳの場合（第４図（ａ）の例示では■のチ
ップ）にはステップＳ２に戻って上述の処理を繰り返す
。
定結果がＹＥＳの場合（第４図（ａ）の例示では■のチ
ップ）にはステップＳ２に戻って上述の処理を繰り返す
。
ステップＳ６では、直前の良品チップに戻る処理が行わ
れる。これによって、支流信号経路が形成される。これ
は、第４図（ｂ）に例示される従来例においてチップ［
相］からチップ■への「戻り」処理に相当する。なお、
第４図（ａ）には例示されていないが、不良品チップの
分布状況によっては、本実施例においてもこのような「
戻り」処理は行われる。但しそのようなケースは、従来
の格子状のチップ・レイアウトの場合に比べて、極めて
稀である。ステップＳ６の処理が終了するとステップＳ
４に進む。
れる。これによって、支流信号経路が形成される。これ
は、第４図（ｂ）に例示される従来例においてチップ［
相］からチップ■への「戻り」処理に相当する。なお、
第４図（ａ）には例示されていないが、不良品チップの
分布状況によっては、本実施例においてもこのような「
戻り」処理は行われる。但しそのようなケースは、従来
の格子状のチップ・レイアウトの場合に比べて、極めて
稀である。ステップＳ６の処理が終了するとステップＳ
４に進む。
以上説明したように、チップの配列を千鳥状またはジグ
ザグ状にすることにより任意のチップに隣接するチップ
の個数を最大６個に増やすことができる。従って、スパ
イラルを形成する過程において、支流信号経路を使用（
形成）することなく、あるいは支流信号経路を使用（形
成）しなければならないケースが仮に有ったとしても比
較的少ない数の支流信号経路を用いて、スパイラルを形
成することができる。それによって、外部制御装置Ｃ０
ＮＴによるスパイラル形成のための制御が容易となり、
ひいてはその処理時間の短縮化を図ることができる。
ザグ状にすることにより任意のチップに隣接するチップ
の個数を最大６個に増やすことができる。従って、スパ
イラルを形成する過程において、支流信号経路を使用（
形成）することなく、あるいは支流信号経路を使用（形
成）しなければならないケースが仮に有ったとしても比
較的少ない数の支流信号経路を用いて、スパイラルを形
成することができる。それによって、外部制御装置Ｃ０
ＮＴによるスパイラル形成のための制御が容易となり、
ひいてはその処理時間の短縮化を図ることができる。
以上説明したように本発明によれば、ウェハ上において
不良チップに囲まれ且つ支流信号経路を形成しなくては
ならないチップであっても、ウェハ上のチップを千鳥状
またはジグザグ状に配列することにより、支流信号経路
を使用する（形成する）可能性を少なくしてスパイラル
を形成することができる。それによって、スパイラル形
成のための外部からの制御が容易になり、その処理時間
を短縮することが可能となる。
不良チップに囲まれ且つ支流信号経路を形成しなくては
ならないチップであっても、ウェハ上のチップを千鳥状
またはジグザグ状に配列することにより、支流信号経路
を使用する（形成する）可能性を少なくしてスパイラル
を形成することができる。それによって、スパイラル形
成のための外部からの制御が容易になり、その処理時間
を短縮することが可能となる。
第１図は本発明の一実施例としてのウェハ・スケール集
積回路の構成を模式的に示した図、第２図（ａ）および
（ｂ）は第１図における各チップの一部の構成およびス
パイラルの一例を模式的に示した図、 第３図は第２図における論理回路部が行うスパイラル形
成処理を表すフローチャート、第４図（ａ）および（ｂ
）は本実施例によるスパイラル形成過程を従来例の場合
と対比させて示した図、 第５図は従来形におけるウェハ・スケール集積回路の構
成を模式的に示した図、 第６図は第５図の構成に起因する問題点を説明するため
の図、 である。 （符号の説明） Ｗ・・・ウェハ・スケール集積回路、 Ｃｉ・・・任意のチップ、 Ｃ＋”Ｃ６・ぺ任意のチップに）隣接するチップ、Ｌ、
〜Ｌ１１・・・論理回路部、 １’１．−Ｍ、３・・・メモリ部。
積回路の構成を模式的に示した図、第２図（ａ）および
（ｂ）は第１図における各チップの一部の構成およびス
パイラルの一例を模式的に示した図、 第３図は第２図における論理回路部が行うスパイラル形
成処理を表すフローチャート、第４図（ａ）および（ｂ
）は本実施例によるスパイラル形成過程を従来例の場合
と対比させて示した図、 第５図は従来形におけるウェハ・スケール集積回路の構
成を模式的に示した図、 第６図は第５図の構成に起因する問題点を説明するため
の図、 である。 （符号の説明） Ｗ・・・ウェハ・スケール集積回路、 Ｃｉ・・・任意のチップ、 Ｃ＋”Ｃ６・ぺ任意のチップに）隣接するチップ、Ｌ、
〜Ｌ１１・・・論理回路部、 １’１．−Ｍ、３・・・メモリ部。
Claims (1)
- 【特許請求の範囲】 １、ウェハ上に複数のチップが配列され、該チップ間を
電気的に接続してチップ間の信号伝播経路を有してなる
ウェハ・スケール集積回路であって、 各列のチップ（Ｃｉ）の角がそれぞれ隣接する列の各チ
ップ（Ｃ＿１、Ｃ＿６；Ｃ＿３、Ｃ＿４）の辺のほぼ中
央に位置するように各チップを列単位でずらして配列し
たことを特徴とするウェハ・スケール集積回路。 ２、前記ウェハ上に配列されたチップはそれぞれ論理回
路部（Ｌｉ）を有し、該論理回路部は、ウェハ外部から
の制御信号または信号伝播経路上の上流側の隣接するチ
ップからの制御信号に基づき下流側の隣接するチップが
良品であるか否かを判定し、良品の場合に当該チップと
電気的に接続を行い、それによって該信号伝播経路の一
部を形成することを特徴とする請求項１に記載のウェハ
・スケール集積回路。 ３、請求項１に記載のウェハ・スケール集積回路におい
てチップ間を電気的に接続して一つの信号伝播経路を形
成する方法であって、 前記信号伝播経路の出発点として良品のチップを設定し
、 該設定された良品のチップに隣接するチップが良品であ
るか否かを判定し、 該判定の結果に基づき良品の場合に当該チップと電気的
に接続を行い、 前記判定および接続のステップを繰り返して前記信号伝
播経路を形成するようにしたことを特徴とするウェハ・
スケール集積回路における信号伝播経路形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177440A JPH0465859A (ja) | 1990-07-06 | 1990-07-06 | ウエハ・スケール集積回路および該回路における信号伝播経路形成方法 |
| US07/726,081 US5208469A (en) | 1990-07-06 | 1991-07-05 | Wafer scale integrated circuit and method of forming signal propagation path therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177440A JPH0465859A (ja) | 1990-07-06 | 1990-07-06 | ウエハ・スケール集積回路および該回路における信号伝播経路形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465859A true JPH0465859A (ja) | 1992-03-02 |
Family
ID=16030986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2177440A Pending JPH0465859A (ja) | 1990-07-06 | 1990-07-06 | ウエハ・スケール集積回路および該回路における信号伝播経路形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5208469A (ja) |
| JP (1) | JPH0465859A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746093B2 (ja) * | 1993-12-30 | 1998-04-28 | 日本電気株式会社 | 半導体装置 |
| US6700142B1 (en) * | 2001-12-31 | 2004-03-02 | Hyperchip Inc. | Semiconductor wafer on which is fabricated an integrated circuit including an array of discrete functional modules |
| JP4299849B2 (ja) * | 2006-08-22 | 2009-07-22 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのリフレッシュ制御方法 |
| US8148239B2 (en) * | 2009-12-23 | 2012-04-03 | Intel Corporation | Offset field grid for efficient wafer layout |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016080A (en) * | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
| US5124776A (en) * | 1989-03-14 | 1992-06-23 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
| US5105425A (en) * | 1989-12-29 | 1992-04-14 | Westinghouse Electric Corp. | Adaptive or fault tolerant full wafer nonvolatile memory |
-
1990
- 1990-07-06 JP JP2177440A patent/JPH0465859A/ja active Pending
-
1991
- 1991-07-05 US US07/726,081 patent/US5208469A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5208469A (en) | 1993-05-04 |
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