JPH05129620A - Ｅｅｐｒｏｍ装置の製造方法及びｅｅｐｒｏｍ装置 - Google Patents
Ｅｅｐｒｏｍ装置の製造方法及びｅｅｐｒｏｍ装置Info
- Publication number
- JPH05129620A JPH05129620A JP29181691A JP29181691A JPH05129620A JP H05129620 A JPH05129620 A JP H05129620A JP 29181691 A JP29181691 A JP 29181691A JP 29181691 A JP29181691 A JP 29181691A JP H05129620 A JPH05129620 A JP H05129620A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive film
- insulating film
- mask
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭ装置の製造方法及びＥＥＰＲＯ
Ｍ装置に関し，消去，書込みに必要な電圧を低くできる
製造方法と装置の提供を目的とする。 【構成】 半導体基体上に第１の絶縁膜５を形成し, 第
１の絶縁膜５に開孔5aを形成する工程と，全面に第１の
導電膜を堆積し, マスク６を用いて第１の導電膜をエッ
チングし，開孔5aを埋め込み第１の絶縁膜５上に展延す
るスタックコンタクト７を形成する工程と, スタックコ
ンタクト７表面を熱酸化してトンネル酸化膜８を形成す
る工程と，全面に第２の導電膜を堆積した後，マスクを
用いて第２の導電膜をエッチングし，少なくともトンネ
ル酸化膜８全体を覆うフローティングゲート９を形成す
る工程と, 全面に第２の絶縁膜10, 第３の導電膜をこの
順に堆積した後，マスクを用いて第３の導電膜をエッチ
ングし，フローティングゲート９に対向するコントロー
ルゲート11を形成する工程とを有するように構成する。
Ｍ装置に関し，消去，書込みに必要な電圧を低くできる
製造方法と装置の提供を目的とする。 【構成】 半導体基体上に第１の絶縁膜５を形成し, 第
１の絶縁膜５に開孔5aを形成する工程と，全面に第１の
導電膜を堆積し, マスク６を用いて第１の導電膜をエッ
チングし，開孔5aを埋め込み第１の絶縁膜５上に展延す
るスタックコンタクト７を形成する工程と, スタックコ
ンタクト７表面を熱酸化してトンネル酸化膜８を形成す
る工程と，全面に第２の導電膜を堆積した後，マスクを
用いて第２の導電膜をエッチングし，少なくともトンネ
ル酸化膜８全体を覆うフローティングゲート９を形成す
る工程と, 全面に第２の絶縁膜10, 第３の導電膜をこの
順に堆積した後，マスクを用いて第３の導電膜をエッチ
ングし，フローティングゲート９に対向するコントロー
ルゲート11を形成する工程とを有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は，ＥＥＰＲＯＭ装置の製
造方法及びＥＥＰＲＯＭ装置に関する。ＥＥＰＲＯＭは
電気的にデータの書込み，消去が可能なメモリで，書換
え回数の多い用途に適している。
造方法及びＥＥＰＲＯＭ装置に関する。ＥＥＰＲＯＭは
電気的にデータの書込み，消去が可能なメモリで，書換
え回数の多い用途に適している。
【０００２】近年の集積回路は微細化，高集積化が進
み，ＥＥＰＲＯＭを含むトランジスタマトリックスにお
いては，書込み，消去に必要な電圧を低電圧化すること
及びチップの占有面積を縮小化することが要望されてい
る。
み，ＥＥＰＲＯＭを含むトランジスタマトリックスにお
いては，書込み，消去に必要な電圧を低電圧化すること
及びチップの占有面積を縮小化することが要望されてい
る。
【０００３】
【従来の技術】図３はＥＥＰＲＯＭのマトリックス構成
を示す回路図の一例で，ＥＥＰＲＯＭ（メモリトランジ
スタ）と選択トランジスタの対が２×２マトリックスに
配置された例を示している。
を示す回路図の一例で，ＥＥＰＲＯＭ（メモリトランジ
スタ）と選択トランジスタの対が２×２マトリックスに
配置された例を示している。
【０００４】ＥＥＰＲＯＭに情報を書き込む時，書込み
線に，通常，１５〜２０Ｖのパルス電圧が印加され，情
報を消去する時も，例えば１５〜２０Ｖのパルス電圧が
必要とされる。
線に，通常，１５〜２０Ｖのパルス電圧が印加され，情
報を消去する時も，例えば１５〜２０Ｖのパルス電圧が
必要とされる。
【０００５】図２(a) 〜(d) はＥＥＰＲＯＭ形成の従来
例を示す工程順断面図であり，以下これらの図を参照し
ながら従来例の概略を説明する。 図２(a) 参照 ｐ型Ｓｉ基板１にフィールド酸化膜２を形成し，素子形
成領域に不純物を注入してｎ+ 型のソース３及びｎ+ 型
のドレイン４を形成する。この半導体基体の上にＳｉＯ
2 膜５を堆積し，ドレイン４を露出する開孔5aを形成す
る。
例を示す工程順断面図であり，以下これらの図を参照し
ながら従来例の概略を説明する。 図２(a) 参照 ｐ型Ｓｉ基板１にフィールド酸化膜２を形成し，素子形
成領域に不純物を注入してｎ+ 型のソース３及びｎ+ 型
のドレイン４を形成する。この半導体基体の上にＳｉＯ
2 膜５を堆積し，ドレイン４を露出する開孔5aを形成す
る。
【０００６】図２(b) 参照 開孔5aに露出するＳｉ表面を熱酸化して，トンネル酸化
膜4aを形成する。その厚さは通常 100Å程度である。
膜4aを形成する。その厚さは通常 100Å程度である。
【０００７】図２(c) 参照 全面にポリＳｉ膜を堆積し，マスクを用いてポリＳｉ膜
をエッチングしてフローティングゲート９を形成する。
をエッチングしてフローティングゲート９を形成する。
【０００８】図２(d) 参照 全面にＳｉＯ2 膜10及びポリＳｉ膜をこの順に堆積し，
マスクを用いてポリＳｉ膜をエッチングして, フローテ
ィングゲート９に対向するコントロールゲート11を形成
する。その後，全面に保護層となるＰＳＧ層12を形成す
る。
マスクを用いてポリＳｉ膜をエッチングして, フローテ
ィングゲート９に対向するコントロールゲート11を形成
する。その後，全面に保護層となるＰＳＧ層12を形成す
る。
【０００９】このようにしてＥＥＰＲＯＭが完成する
が，従来，書込みには１５〜２０Ｖ，消去には，１５〜
２０Ｖ程度のパルス電圧を必要とした。
が，従来，書込みには１５〜２０Ｖ，消去には，１５〜
２０Ｖ程度のパルス電圧を必要とした。
【００１０】
【発明が解決しようとする課題】本発明は従来よりも低
い電圧を書込み，消去が可能な構造のＥＥＰＲＯＭ装置
を実現し，書込み，消去を行う周辺駆動回路の負担を軽
くし，ひいては周辺駆動回路のチップ占有面積を節約す
ることを目的とする。
い電圧を書込み，消去が可能な構造のＥＥＰＲＯＭ装置
を実現し，書込み，消去を行う周辺駆動回路の負担を軽
くし，ひいては周辺駆動回路のチップ占有面積を節約す
ることを目的とする。
【００１１】
【課題を解決するための手段】図１(a) 〜(e) は実施例
を示す工程順断面図である。上記課題は，半導体基体上
に第１の絶縁膜５を形成し,該第１の絶縁膜５に開孔5a
を形成する工程と，全面に第１の導電膜を堆積し, マス
ク６を用いて該第１の導電膜をエッチングし，該開孔5a
を埋め込み該第１の絶縁膜５上に展延するスタックコン
タクト７を形成する工程と, 該スタックコンタクト７表
面を熱酸化してトンネル酸化膜８を形成する工程と，全
面に第２の導電膜を堆積した後，マスクを用いて該第２
の導電膜をエッチングし，少なくとも該トンネル酸化膜
８全体を覆うフローティングゲート９を形成する工程
と, 全面に第２の絶縁膜10, 第３の導電膜をこの順に堆
積した後，マスクを用いて該第３の導電膜をエッチング
し，該フローティングゲート９に対向するコントロール
ゲート11を形成する工程とを有するＥＥＰＲＯＭ装置の
製造方法によって解決される。
を示す工程順断面図である。上記課題は，半導体基体上
に第１の絶縁膜５を形成し,該第１の絶縁膜５に開孔5a
を形成する工程と，全面に第１の導電膜を堆積し, マス
ク６を用いて該第１の導電膜をエッチングし，該開孔5a
を埋め込み該第１の絶縁膜５上に展延するスタックコン
タクト７を形成する工程と, 該スタックコンタクト７表
面を熱酸化してトンネル酸化膜８を形成する工程と，全
面に第２の導電膜を堆積した後，マスクを用いて該第２
の導電膜をエッチングし，少なくとも該トンネル酸化膜
８全体を覆うフローティングゲート９を形成する工程
と, 全面に第２の絶縁膜10, 第３の導電膜をこの順に堆
積した後，マスクを用いて該第３の導電膜をエッチング
し，該フローティングゲート９に対向するコントロール
ゲート11を形成する工程とを有するＥＥＰＲＯＭ装置の
製造方法によって解決される。
【００１２】また，半導体基体１と, 該半導体基体１上
に形成され，開孔を有する第１の絶縁膜５と, 該開孔を
埋め込み該第１の絶縁膜５上に展延するスタックコンタ
クト７と，該スタックコンタクト７表面に形成されたト
ンネル酸化膜８と，少なくとも該トンネル酸化膜８全体
を覆うフローティングゲート９と，第２の絶縁膜10を介
して該フローティングゲート９と対向するコントロール
ゲート11とを有するＥＥＰＲＯＭ装置によって解決され
る。
に形成され，開孔を有する第１の絶縁膜５と, 該開孔を
埋め込み該第１の絶縁膜５上に展延するスタックコンタ
クト７と，該スタックコンタクト７表面に形成されたト
ンネル酸化膜８と，少なくとも該トンネル酸化膜８全体
を覆うフローティングゲート９と，第２の絶縁膜10を介
して該フローティングゲート９と対向するコントロール
ゲート11とを有するＥＥＰＲＯＭ装置によって解決され
る。
【００１３】
【作用】本発明では，半導体基体に接続するスタックコ
ンタクト７をまず形成し，その表面を熱酸化することに
よりトンネル酸化膜８を形成している。このようにすれ
ばスタックコンタクト７の端部は角張っているので，フ
ローティングゲート９に電圧が印加される時，スタック
コンタクト７の端部に電界集中が起こり，比較的低電圧
で書込み，消去が可能になる。
ンタクト７をまず形成し，その表面を熱酸化することに
よりトンネル酸化膜８を形成している。このようにすれ
ばスタックコンタクト７の端部は角張っているので，フ
ローティングゲート９に電圧が印加される時，スタック
コンタクト７の端部に電界集中が起こり，比較的低電圧
で書込み，消去が可能になる。
【００１４】また，スタックコンタクト７の端部を角張
るように形成するため，マスク６を用いて該第１の導電
膜をエッチングしている。等方性エッチングによればエ
ッチングはマスクの下までまわり込み，スタックコンタ
クト７の端部は角張るようになる。異方性エッチングに
よってもスタックコンタクト７の端部は角張るようにな
る。
るように形成するため，マスク６を用いて該第１の導電
膜をエッチングしている。等方性エッチングによればエ
ッチングはマスクの下までまわり込み，スタックコンタ
クト７の端部は角張るようになる。異方性エッチングに
よってもスタックコンタクト７の端部は角張るようにな
る。
【００１５】
【実施例】図１(a) 〜(e) は実施例を示す工程順断面図
である。以下，これらの図を参照しながら，本発明の実
施例について説明する。
である。以下，これらの図を参照しながら，本発明の実
施例について説明する。
【００１６】図１(a) 参照 ｐ型Ｓｉ基板１にフィールド酸化膜２を形成し，素子形
成領域に不純物を注入してｎ+ 型のソース３及びｎ+ 型
のドレイン４を形成する。この半導体基体の上にＣＶＤ
法により，厚さが例えば1000ÅのＳｉＯ2 膜５を堆積
し，マスク（図示せず）を用いてＳｉＯ2 膜５をエッチ
ングし，ドレイン４を露出する開孔5aを形成する。開孔
5aの幅は，例えば１μｍである。
成領域に不純物を注入してｎ+ 型のソース３及びｎ+ 型
のドレイン４を形成する。この半導体基体の上にＣＶＤ
法により，厚さが例えば1000ÅのＳｉＯ2 膜５を堆積
し，マスク（図示せず）を用いてＳｉＯ2 膜５をエッチ
ングし，ドレイン４を露出する開孔5aを形成する。開孔
5aの幅は，例えば１μｍである。
【００１７】図１(b) 参照 ＣＶＤ法により全面に厚さが例えば2000ÅのポリＳｉ膜
を堆積し，その上に開孔5aを覆うレジストマスク６を形
成する。
を堆積し，その上に開孔5aを覆うレジストマスク６を形
成する。
【００１８】レジストマスク６をマスクにしてポリＳｉ
膜を等方的にエッチングし，スタックコンタクト７を形
成する。エッチングガスとして例えばＳＦ6を使用し，
エッチングをレジストマスク６の下まで廻り込ませる。
スタックコンタクト７の端部は角張って形成される。
膜を等方的にエッチングし，スタックコンタクト７を形
成する。エッチングガスとして例えばＳＦ6を使用し，
エッチングをレジストマスク６の下まで廻り込ませる。
スタックコンタクト７の端部は角張って形成される。
【００１９】なお，等方性エッチングに替えて，Ｃｌ2
をエッチングガスとしてＲＩＥによる異方性エッチング
を行うようにしてもよい。 図１(c) 参照 レジストマスク６を剥離した後，スタックコンタクト７
表面を 850℃〜 900℃で熱酸化し，トンネル酸化膜８を
形成する。トンネル酸化膜８の厚さは，例えば100Åで
ある。
をエッチングガスとしてＲＩＥによる異方性エッチング
を行うようにしてもよい。 図１(c) 参照 レジストマスク６を剥離した後，スタックコンタクト７
表面を 850℃〜 900℃で熱酸化し，トンネル酸化膜８を
形成する。トンネル酸化膜８の厚さは，例えば100Åで
ある。
【００２０】図１(d) 参照 ＣＶＤ法により全面に厚さが例えば2000ÅのポリＳｉ膜
を堆積し，マスクを用いてそれをエッチングし，フロー
ティングゲート９を形成する。フローティングゲート９
は少なくともトンネル酸化膜８全面を覆うように形成す
る。
を堆積し，マスクを用いてそれをエッチングし，フロー
ティングゲート９を形成する。フローティングゲート９
は少なくともトンネル酸化膜８全面を覆うように形成す
る。
【００２１】図１(e) 参照 ＣＶＤ法により厚さが例えば 500ÅのＳｉＯ2 膜10，厚
さが例えば2000ÅのポリＳｉ膜を全面にこの順に堆積す
る。その後，マスクを用いてポリＳｉ膜をエッチング
し，コントロールゲート11を形成する。コントロールゲ
ート11はフローティングゲート９とＳｉＯ2 膜10を介し
て対向するようにする。
さが例えば2000ÅのポリＳｉ膜を全面にこの順に堆積す
る。その後，マスクを用いてポリＳｉ膜をエッチング
し，コントロールゲート11を形成する。コントロールゲ
ート11はフローティングゲート９とＳｉＯ2 膜10を介し
て対向するようにする。
【００２２】この後，全面に保護層として厚さが例えば
5000ÅのＰＳＧ層12を形成する。このようにして，ＥＥ
ＰＲＯＭが完成する。このＥＥＰＲＯＭの書込みパルス
電圧は１０〜１５Ｖ，消去パルス電圧は，１０〜１５Ｖ
程度である。書込み，消去に要するパルス電圧は従来よ
りも低いパルス電圧でよく，その分，周辺駆動回路の負
担が軽くなる。
5000ÅのＰＳＧ層12を形成する。このようにして，ＥＥ
ＰＲＯＭが完成する。このＥＥＰＲＯＭの書込みパルス
電圧は１０〜１５Ｖ，消去パルス電圧は，１０〜１５Ｖ
程度である。書込み，消去に要するパルス電圧は従来よ
りも低いパルス電圧でよく，その分，周辺駆動回路の負
担が軽くなる。
【００２３】また，その結果，周辺駆動回路のチップ上
の占有面積を従来よりも小さくすることができる。
の占有面積を従来よりも小さくすることができる。
【００２４】
【発明の効果】以上説明したように，本発明によれば，
スタックコンタクトを設け，そこにトンネル酸化膜を形
成することにより，ＥＥＰＲＯＭの書込み電圧，消去電
圧を従来より低くすることができる。その結果，周辺駆
動回路の負担が減少し，周辺駆動回路のチップ上の占有
面積を小さくすることができる。
スタックコンタクトを設け，そこにトンネル酸化膜を形
成することにより，ＥＥＰＲＯＭの書込み電圧，消去電
圧を従来より低くすることができる。その結果，周辺駆
動回路の負担が減少し，周辺駆動回路のチップ上の占有
面積を小さくすることができる。
【図１】(a) 〜(e) は実施例を示す工程順断面図であ
る。
る。
【図２】(a) 〜(d) は従来例を示す工程順断面図であ
る。
る。
【図３】ＥＥＰＲＯＭのマトリックス構成を示す回路図
である。
である。
１は半導体基体であってｐ型Ｓｉ基板 ２はフィールド酸化膜 ３は半導体基体でありソースであってｎ+ 型ソース ４は半導体基体でありドレインであってｎ+ 型ドレイン ５は絶縁膜であってＳｉＯ2 膜 ６はマスクであってレジストマスク ７はポリＳｉ膜であってスタックコンタクト ８は熱酸化膜であってトンネル酸化膜 ９はポリＳｉ膜であってフローティングゲート 10は絶縁膜であってＳｉＯ2 膜 11はポリＳｉ膜であってコントロールゲート 12は保護層であってＰＳＧ層
Claims (2)
- 【請求項１】 半導体基体上に第１の絶縁膜(5) を形成
し, 該第１の絶縁膜(5) に開孔(5a)を形成する工程と， 全面に第１の導電膜を堆積し, マスク(6) を用いて該第
１の導電膜をエッチングし，該開孔(5a)を埋め込み該第
１の絶縁膜(5) 上に展延するスタックコンタクト(7) を
形成する工程と, 該スタックコンタクト(7) 表面を熱酸化してトンネル酸
化膜(8) を形成する工程と， 全面に第２の導電膜を堆積した後，マスクを用いて該第
２の導電膜をエッチングし，少なくとも該トンネル酸化
膜(8) 全体を覆うフローティングゲート(9) を形成する
工程と, 全面に第２の絶縁膜(10), 第３の導電膜をこの順に堆積
した後，マスクを用いて該第３の導電膜をエッチング
し，該フローティングゲート(9) に対向するコントロー
ルゲート(11)を形成する工程とを有することを特徴とす
るＥＥＰＲＯＭ装置の製造方法。 - 【請求項２】 半導体基体と, 該半導体基体上に形成され，開孔を有する第１の絶縁膜
(5) と, 該開孔を埋め込み該第１の絶縁膜(5) 上に展延するスタ
ックコンタクト(7) と，該スタックコンタクト(7) 表面
に形成されたトンネル酸化膜(8) と， 少なくとも該トンネル酸化膜(8) 全体を覆うフローティ
ングゲート(9) と，第２の絶縁膜(10)を介して該フロー
ティングゲート(9) と対向するコントロールゲート(11)
とを有することを特徴とするＥＥＰＲＯＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29181691A JPH05129620A (ja) | 1991-11-08 | 1991-11-08 | Ｅｅｐｒｏｍ装置の製造方法及びｅｅｐｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29181691A JPH05129620A (ja) | 1991-11-08 | 1991-11-08 | Ｅｅｐｒｏｍ装置の製造方法及びｅｅｐｒｏｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129620A true JPH05129620A (ja) | 1993-05-25 |
Family
ID=17773792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29181691A Withdrawn JPH05129620A (ja) | 1991-11-08 | 1991-11-08 | Ｅｅｐｒｏｍ装置の製造方法及びｅｅｐｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548355B2 (en) * | 1998-06-30 | 2003-04-15 | Stmicroelectronics S.R.L. | EEPROM memory cell and corresponding manufacturing method |
-
1991
- 1991-11-08 JP JP29181691A patent/JPH05129620A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548355B2 (en) * | 1998-06-30 | 2003-04-15 | Stmicroelectronics S.R.L. | EEPROM memory cell and corresponding manufacturing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0613627A (ja) | 半導体装置およびその作製方法 | |
| JP2563683B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP3362970B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| RU2168797C2 (ru) | Способ изготовления элементов структур очень малого размера на полупроводниковой подложке | |
| JP3244067B2 (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| US5646059A (en) | Process for fabricating non-volatile memory cells having improved voltage coupling ratio by utilizing liquid phase | |
| JPH07226449A (ja) | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法ならびにその記憶認識方法 | |
| JP2994927B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2001230330A (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| JP2634492B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH05129620A (ja) | Ｅｅｐｒｏｍ装置の製造方法及びｅｅｐｒｏｍ装置 | |
| JPH08139210A (ja) | 不揮発性半導体記憶装置のメモリセルの形成方法 | |
| JPH1117034A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH07169864A (ja) | 不揮発性半導体記憶装置 | |
| EP0347148A2 (en) | Semi-conductor non-volatile memory | |
| JP3398040B2 (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| US20030100157A1 (en) | Flash memory with protruded floating gate | |
| JPH06120453A (ja) | 半導体装置の製造方法 | |
| JPH0774274A (ja) | 半導体装置の製造方法 | |
| JPH0878542A (ja) | 不揮発性半導体装置 | |
| JPH0139664B2 (ja) | ||
| JPH05121749A (ja) | 電気的に書込みおよび消去可能な半導体記憶装置およびその製造方法 | |
| JPH08306808A (ja) | 不揮発性半導体記憶装置 | |
| JPH0750351A (ja) | 不揮発性半導体記憶装置並びにその製造方法及び使用方法 | |
| KR100447984B1 (ko) | 이이피롬소자및그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |