JPH05129892A - フイルタ装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模の縮小し、演算処理速度を速くす
る。 【構成】 入力データが可変遅延回路２を介してセレク
タ３に供給され、この出力がデータホールド回路４、
５、６を介して乗加算器７、８、９の乗算入力端子に供
給される。また単一の制御回路１０において、乗算入力
端子からのデータに係数ｃ_0,ｃ_1,ｃ₂ を掛けて加算入力
端子からのデータを加算するという演算命令ａ_0,ａ_1,ａ
₂ が順次形成されて乗加算器７、８、９の演算命令入力
端子に共通に与えられる。この乗加算器７、８、９の出
力端子の出力がそれぞれクリア機能の付いたレジスタ１
１、１２、１３を通じて乗加算器８、９、７の加算入力
端子に供給されてループが形成される。さらに乗加算器
７、８、９の出力端子の出力が並直列変換回路１４に供
給され、変換された出力データがデータ出力端子１５に
取り出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば映像信号データ
の処理に用いられるＦＩＲフィルタに適用されるフィル
タ装置に関するものである。

【０００２】

【従来の技術】例えば映像信号データの処理に用いられ
るＦＩＲフィルタに適用されるフィルタ装置としては、
従来から図６に示すような装置が用いられていた。すな
わち図は例えば３タップのＦＩＲフィルタの例である。
この図において、６１、６２、６３はそれぞれ乗算入力
端子と加算入力端子と演算命令入力端子を有する乗加算
器である。これらの乗加算器６１、６２、６３の乗算入
力端子にデータ入力端子６０からの入力データが共通に
供給される。

【０００３】また６４、６５、６６はそれぞれ乗加算器
６１、６２、６３の演算命令入力端子に与える命令を制
御する制御回路である。この制御回路６４から乗加算器
６１の演算命令入力端子に、例えば乗算入力端子からの
データに係数ｃ₀ を掛けて加算入力端子からのデータを
加算するという演算命令ａ₀ が与えられる。また制御回
路６５から乗加算器６２の演算命令入力端子に、例えば
乗算入力端子からのデータに係数ｃ₁ を掛けて加算入力
端子からのデータを加算するという演算命令ａ ₁ が与え
られる。さらに制御回路６６から乗加算器６３の演算命
令入力端子に、例えば乗算入力端子からのデータに係数
ｃ₂ を掛けて加算入力端子からのデータを加算するとい
う演算命令ａ₂ が与えられる。

【０００４】この乗加算器６１、６２の出力端子の出力
がそれぞれレジスタ６７、６８を介して乗加算器６２、
６３の加算入力端子に供給される。なお乗加算器６１の
加算入力端子には“０”が供給される。そして乗加算器
６３の出力端子の出力がデータ出力端子６９に取り出さ
れる。

【０００５】従ってこの装置において、データ入力端子
６０に供給される入力データ列〔ｘ _0,ｘ_1,ｘ_2,・・・ｘ
_i,ｘ_i+1,ｘ_i+2,・・・〕が、それぞれ係数ｃ_0,ｃ_1,ｃ₂
と順次乗算され、この乗算値が順次遅延され加算され
て、 ｙ_i ＝ｃ₀ ｘ_i ＋ｃ₁ ｘ_i+1＋ｃ₂ ｘ_i+2 が計算される。この計算された出力データ列〔ｙ_0,ｙ_1,
ｙ_2,・・・ｙ_i,ｙ_i+1,ｙ _i+2,・・・〕が、順次データ出
力端子６９に取り出される。このようにして３タップの
ＦＩＲフィルタが形成される。

【０００６】ところがこの装置において、乗加算器６
１、６２、６３に与えられる命令はそれぞれ違ったもの
である。従って演算命令入力端子に与える命令を制御す
る制御回路６４、６５、６６はそれぞれ独立に必要にな
り、これによって回路規模の増大を招いていた。

【０００７】また乗加算器６１、６２、６３には、係数
ｃ_0,ｃ_1,ｃ₂ の値によって演算処理時間が異なるものが
ある。一方上述の装置では、入力データ列〔ｘ_0,ｘ_1,ｘ
_2,・・・ｘ_i,ｘ_i+1,ｘ_i+2,・・・〕の供給は乗加算器６
１、６２、６３の全ての演算が終了するまで待たなけれ
ばならない。従って入力データ列〔ｘ_0,ｘ_1,ｘ_2,・・・
ｘ_i,ｘ_i+1,ｘ_i+2,・・・〕の供給は、乗加算器６１、６
２、６３の最も遅い演算処理時間に制限されることにな
り、処理速度が遅くなってしまっていた。

【０００８】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の装置では回路規模の増大し、また演算処理
速度が遅くなってしまうというものである。

【０００９】

【課題を解決するための手段】本発明による第１の手段
は、乗算入力端子と加算入力端子と演算命令入力端子を
有して（上記演算命令入力端子に供給される命令に対応
する係数）×（上記乗算入力端子に供給されるデータ）
＋（上記加算入力端子に供給されるデータ）を計算して
出力端子に出力する乗加算器を複数個（７、８、９）設
け、上記乗加算器の出力端子の出力を任意の期間遅延
（レジスタ１１、１２、１３）させて別の乗加算器の上
記加算入力端子に供給する事により上記乗加算器による
ループを形成し、入力データ（データ入力端子１）をデ
ータホールド回路４、５、６を介して上記乗加算器の乗
算入力端子に供給し、上記乗加算器の演算命令入力端子
に与える命令を制御する単一の制御回路１０を有し、上
記乗加算器の出力端子の出力を出力データ（データ出力
端子１５）として取り出すようにしたフィルタ装置であ
る。

【００１０】本発明による第２の手段は、上記入力デー
タの入力部に可変遅延回路２を設けたことを特徴とする
第１の手段に記載のフィルタ装置である。

【００１１】本発明による第３の手段は、上記出力デー
タの出力部に並直列変換回路１４を設けたことを特徴と
する第１の手段に記載のフィルタ装置である。

【００１２】

【作用】これによれば、制御回路を単一にして回路規模
の縮小することができると共に、演算を同時化すること
によって演算処理速度を速くすることができる。

【００１３】

【実施例】図１は例えば３タップのＦＩＲフィルタの例
である。この図において、１は入力データの供給される
データ入力端子であって、このデータ入力端子１に供給
された入力データが可変遅延回路２を介して１入力３出
力のセレクタ３に供給される。このセレクタ３の各出力
がそれぞれデータホールド回路４、５、６を介して乗加
算器７、８、９の乗算入力端子に供給される。

【００１４】また１０は乗加算器７、８、９の演算命令
入力端子に与える命令を制御する単一の制御回路であ
る。この制御回路１０において、例えば乗算入力端子か
らのデータに係数ｃ₀ を掛けて加算入力端子からのデー
タを加算するという演算命令ａ ₀ 、乗算入力端子からの
データに係数ｃ₁ を掛けて加算入力端子からのデータを
加算するという演算命令ａ₁ 、乗算入力端子からのデー
タに係数ｃ₂ を掛けて加算入力端子からのデータを加算
するという演算命令ａ₂ が順次形成されて乗加算器７、
８、９の演算命令入力端子に共通に与えられる。ここで
上述の演算命令ａ ₀ の演算処理時間を例えば３０ｎｓｅ
ｃ、演算命令ａ₁ の演算処理時間を例えば９０ｎｓｅ
ｃ、演算命令ａ₂ の演算処理時間を例えば３０ｎｓｅｃ
とする。

【００１５】この乗加算器７、８の出力端子の出力がそ
れぞれクリア機能の付いたレジスタ１１、１２を通じて
乗加算器８、９の加算入力端子に供給される。さらに乗
加算器９の出力端子の出力がクリア機能の付いたレジス
タ１３を通じて乗加算器７の加算入力端子に供給され
る。さらに乗加算器７、８、９の出力端子の出力が並列
に取り出される各データ出力を直列に変換する並直列変
換回路１４に供給される。この並直列変換回路１４の出
力端子の出力がデータ出力端子１５に取り出される。

【００１６】この装置において、データ入力端子１には
図２のＡに示すように入力データ列〔ｘ_0,ｘ_1,ｘ_2,・・
・ｘ_i,ｘ_i+1,ｘ_i+2,・・・〕が所定の間隔で供給され
る。これに対して可変遅延回路２では同図のＢに示すよ
うに入力データ列〔ｘ_0,ｘ_1,ｘ _2,・・・ｘ_i,ｘ_i+1,ｘ
_i+2,・・・〕の間隔が３０ｎｓｅｃ、９０ｎｓｅｃ、３
０ｎｓｅｃになるように遅延時間の制御が行われる。

【００１７】ここで各データの変化点を時刻〔ア〕
〔イ〕〔ウ〕・・・（同図のＣ参照）として、各変化点
ごとに順次データホールド回路４、５、６のホールドを
行う。これによって各データホールド回路４、５、６か
らは同図のＤ、Ｅ、Ｆに示すようにデータが取り出され
る。一方、制御回路１０からは同図のＧに示すように上
述の演算命令ａ₀ 、ａ₁ 、ａ₂ が順次形成されて、乗加
算器７、８、９の演算命令入力端子に共通に与えられ
る。

【００１８】さらにクリア機能付レジスタ１１、１２、
１３には同図のＨに示すようなクロックが供給される。
これによってクリア機能付レジスタ１１、１２、１３で
は、それぞれクロックの立ち上がりエッジ（↑で示す）
で前のデータがクリアされ、新たなデータが記憶され
る。

【００１９】従ってこの装置において、乗加算器７、
８、９の出力端子にはそれぞれ同図のＩ、Ｊ、Ｋに示す
ようなデータが取り出される。なお（あ）、（い）、
（う）、（え）、（お）、（か）のデータはそれぞれ、 （あ）＝ｃ₀ ｘ_i-2 ＋ｃ₁ ｘ_i-1 ＋ｃ₂ ｘ_i ＝ｙ_i-2 （い）＝ｃ₀ ｘ_i-1 ＋ｃ₁ ｘ_i ＋ｃ₂ ｘ_i+1 ＝ｙ_i-1 （う）＝ｃ₀ ｘ_i ＋ｃ₁ ｘ_i+1＋ｃ₂ ｘ_i+2 ＝ｙ_i （え）＝ｃ₀ ｘ_i+1 ＋ｃ₁ ｘ_i+2＋ｃ₂ ｘ_i+3 ＝ｙ_i+1 （お）＝ｃ₀ ｘ_i+2 ＋ｃ₁ ｘ_i+3＋ｃ₂ ｘ_i+4 ＝ｙ_i+2 （か）＝ｃ₀ ｘ_i+3 ＋ｃ₁ ｘ_i+4＋ｃ₂ ｘ_i+5 ＝ｙ_i+3 である。

【００２０】そしてこれらの（あ）〜（か）のデータが
並直列変換回路１４に供給され、並列に取り出される各
データ出力が直列に変換される。これによって同図のＬ
に示すような出力データ列〔ｙ_0,ｙ_1,ｙ_2,・・・ｙ_i,ｙ
_i+1,ｙ_i+2,・・・〕が順次データ出力端子１５に取り出
される。

【００２１】すなわち上述の装置において、 ｙ_i ＝ｃ₀ ｘ_i ＋ｃ₁ ｘ_i+1＋ｃ₂ ｘ_i+2 が計算されて、３タップのＦＩＲフィルタが構成され
る。そしてこの場合に、制御回路１０からは演算命令ａ
₀ 、ａ₁ 、ａ₂ が順次形成されて、乗加算器７、８、９
の演算命令入力端子に共通に与えられるので、これによ
って回路規模の増大することがない。

【００２２】また出力データ列〔ｙ_0,ｙ_1,ｙ_2,・・・ｙ
_i,ｙ_i+1,ｙ_i+2,・・・〕は、３０＋９０＋３０＝１５０
ｎｓｅｃごとに３データずつ得られており、１データ当
たりの演算処理時間はその平均値の５０ｎｓｅｃにな
る。従って入力データ列〔ｘ_0,ｘ_1,ｘ_2,・・・ｘ_i,ｘ
_i+1,ｘ_i+2,・・・〕の供給の間隔も５０ｎｓｅｃにな
り、従来は最も遅い演算処理時間（９０ｎｓｅｃ）に制
限されていた処理速度を速くすることができる。

【００２３】こうして上述の装置によれば、制御回路１
０を単一にして回路規模の縮小することができると共
に、演算を同時化することによって演算処理速度を速く
することができるものである。

【００２４】なお上述の装置において、乗加算器７、
８、９としては従来周知のブースのアルゴリズムを用い
るものや、アキュムレータを用いるもの（演算処理時間
が変動する）などどのような形式のものにも対応でき
る。また上述の装置において、可変遅延回路２の遅延量
及びクリア機能付レジスタ１１、１２、１３のクロッ
ク、制御回路１０で形成される演算命令を変えることに
よって、違った係数のフィルタとすることもできる。

【００２５】また上述の装置で乗加算器７、８、９での
演算命令ａ₀ 、ａ₁ 、ａ₂ の演算処理時間が一定の場合
には、可変遅延回路２は除去することができる。さらに
次段の装置のデータ入力が並列データでも良い場合には
並直列変換回路１４も無くてもよい。

【００２６】さらに図３は上述の装置を応用して６タッ
プのＦＩＲフィルタを構成する場合の例を示す。なお図
中、先に説明した実施例と対応する部分には同一符号を
付して詳細な説明を省略する。またこの例では係数
ｃ₀ 、ｃ₁ 、ｃ₂ 、ｃ₃ 、ｃ₄ 、ｃ₅ を掛けて加算入力
端子からのデータを加算するという演算命令ａ₀ 、
ａ₁ 、ａ₂ 、ａ₃ 、ａ₄ 、ａ₅ の演算処理時間が一定
（５０ｎｓｅｃ）の場合を示すが、これらが異なる場合
には上述と同様に可変遅延回路２を設ければよい。

【００２７】すなわちこの図において、乗加算器７、
８、９の出力端子の出力がそれぞれレジスタ１６、１
７、１８を介してクリア機能の付いたレジスタ１１、１
２、１３に供給される。このレジスタ１１、１２、１３
の前後からの信号が、それぞれセレクタ１９、２０、２
１で選択されて乗加算器８、９、７の加算入力端子に供
給される。他は、上述の回路と同様にされる。

【００２８】この装置において、データ入力端子１には
図４のＡに示すように入力データ列〔ｘ_0,ｘ_1,ｘ_2,・・
・ｘ_i,ｘ_i+1,ｘ_i+2,・・・〕が例えば５０ｎｓｅｃの間
隔で供給される。ここで各データの変化点を時刻〔サ〕
〔シ〕〔ス〕・・・（同図のＢ参照）として、各変化点
ごとに順次データホールド回路４、５、６のホールドを
行う。これによって各データホールド回路４、５、６か
らは同図のＣ、Ｄ、Ｅに示すようにデータが取り出され
る。一方、制御回路１０からは同図のＦに示すように上
述の演算命令ａ₀ 、ａ₁ 、ａ₂ 、ａ₃ 、ａ₄ 、ａ₅ が順
次形成されて、乗加算器７、８、９の演算命令入力端子
に共通に与えられる。

【００２９】さらにレジスタ１６、１７、１８には同図
のＪに示すようなクロックが供給される。これによって
レジスタ１６、１７、１８では、それぞれクロックの立
ち上がりエッジ（↑で示す）でデータが記憶される。ま
たセレクタ１９、２０、２１では同図のＨに示すように
選択が行われる。さらにクリア機能付レジスタ１１、１
２、１３は１５０ｎｓｅｃごとの〔シ〕〔ツ〕〔ネ〕・
・・の時刻に前のデータがクリアされ、新たなデータが
記憶される。

【００３０】従ってこの装置において、乗加算器７、
８、９の出力端子にはそれぞれ同図のＩ、Ｊ、Ｋに示す
ようなデータが取り出される。なお（さ）〜（ん）のデ
ータはそれぞれ、

【数１】

【数２】 である。

【００３１】そしてこれらの（さ）〜（ん）のデータが
並直列変換回路１４に供給され、並列に取り出される各
データ出力が直列に変換される。これによって同図のＬ
に示すような出力データ列〔ｙ_0,ｙ_1,ｙ_2,・・・ｙ_i,ｙ
_i+1,ｙ_i+2,・・・〕が順次データ出力端子１５に取り出
される。

【００３２】すなわち上述の装置において、 ｙ_i ＝ｃ₀ ｘ_i ＋ｃ₁ ｘ_i+1 ＋ｃ₂ ｘ_i+2 ＋ｃ₃ ｘ_i+3 ＋ｃ₄ ｘ_i+4 ＋ｃ₅ ｘ_{i+ 5} が計算されて、６タップのＦＩＲフィルタが構成され
る。そしてこの場合に、制御回路１０からは演算命令ａ
₀ 、ａ₁ 、ａ₂ 、ａ₃ 、ａ₄ 、ａ₅ が順次形成されて、
乗加算器７、８、９の演算命令入力端子に共通に与えら
れるので、これによって回路規模の増大することがな
い。

【００３３】なお６タップのＦＩＲフィルタは２つの３
タップのＦＩＲフィルタの出力を加算することによって
も形成できる。図５はその場合の構成を示したもので、
データ入力端子１からのデータが図１の回路に相当する
３タップのＦＩＲフィルタ５１に供給されると共に、時
間合わせ用のレジスタ５３、５４、５５を介して図１の
回路に相当する３タップのＦＩＲフィルタ５２に供給さ
れる。そしてこれらのＦＩＲフィルタ５１、５２の出力
端子１５ａ、１５ｂに得られるデータが、加算回路５６
で加算されて、出力端子１５に取り出される。

【００３４】これによっても６タップのＦＩＲフィルタ
を構成することができる。そしてこの場合もＦＩＲフィ
ルタ５１、５２について上述の作用効果が得られる。

【００３５】また上述の装置は本願発明者が先に提案
（特願平３−２６１４０３号）した内積演算器を応用し
て形成することもできる。

【００３６】

【発明の効果】この発明によれば、制御回路を単一にし
て回路規模の縮小することができると共に、演算を同時
化することによって演算処理速度を速くすることができ
るようになった。

【図面の簡単な説明】

【図１】本発明によるフィルタ装置の一例の構成図であ
る。

【図２】その説明のためのタイミングチャート図であ
る。

【図３】本発明によるフィルタ装置の他の例の構成図で
ある。

【図４】その説明のためのタイミングチャート図であ
る。

【図５】本発明によるフィルタ装置のさらに他の例の構
成図である。

【図６】従来のフィルタ装置の構成図である。

【符号の説明】

１ データ入力端子 ２ 可変遅延回路 ３ セレクタ ４、５、６ データホールド回路 ７、８、９ 乗加算器 １０ 単一の制御回路 １１、１２、１３ クリア機能の付いたレジスタ １４ 並直列変換回路 １５ データ出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 乗算入力端子と加算入力端子と演算命令
   入力端子を有して（上記演算命令入力端子に供給される
   命令に対応する係数）×（上記乗算入力端子に供給され
   るデータ）＋（上記加算入力端子に供給されるデータ）
   を計算して出力端子に出力する乗加算器を複数個設け、
   上記乗加算器の出力端子の出力を任意の期間遅延させて
   別の乗加算器の上記加算入力端子に供給することにより
   上記乗加算器によるループを形成し、入力データをデー
   タホールド回路を介して上記乗加算器の乗算入力端子に
   供給し、上記乗加算器の演算命令入力端子に与える命令
   を制御する単一の制御回路を有し、上記乗加算器の出力
   端子の出力を出力データとして取り出すようにしたフィ
   ルタ装置。
2. 【請求項２】 上記入力データの入力部に可変遅延回路
   を設けたことを特徴とする請求項１に記載のフィルタ装
   置。
3. 【請求項３】 上記出力データの出力部に並直列変換回
   路を設けたことを特徴とする請求項１に記載のフィルタ
   装置。