JPH05129904A - 比較回路 - Google Patents
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- JPH05129904A JPH05129904A JP4092799A JP9279992A JPH05129904A JP H05129904 A JPH05129904 A JP H05129904A JP 4092799 A JP4092799 A JP 4092799A JP 9279992 A JP9279992 A JP 9279992A JP H05129904 A JPH05129904 A JP H05129904A
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- JP
- Japan
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- inverting
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- input
- differential amplifier
- coupled
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Links
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 230000007704 transition Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【構成】 クロック動作比較回路であって、入力段10と
サンプルホールド回路20と増幅器‐ラッチ回路30とを具
え、サンプルホールド回路が精密なオフセット電圧補償
を与え、増幅器‐ラッチ回路がスイッチング電流源(S6,
T11) により高速動作を与える。 【効果】 精密なオフセット電圧の補償と高い動作速度
が得られる。
サンプルホールド回路20と増幅器‐ラッチ回路30とを具
え、サンプルホールド回路が精密なオフセット電圧補償
を与え、増幅器‐ラッチ回路がスイッチング電流源(S6,
T11) により高速動作を与える。 【効果】 精密なオフセット電圧の補償と高い動作速度
が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号の第１状
態中に第１及び第２入力端子に現れる電圧差をクロック
信号の第２状態中に第１及び第２出力端子間に現れる電
圧差に変換する比較回路であって、非反転入力端子及び
反転入力端子を有すると共に当該比較回路の第１及び第
２出力端子にそれぞれ結合された反転出力端子及び非反
転出力端子を有する入力差動増幅器と、クロック信号の
第１状態中に第１及び第２入力端子に現れる電圧差を前
記差動増幅器の非反転入力端子及び反転入力端子に供給
する第１スイッチング手段と、前記反転出力端子と第１
ノードとの間及び前記非反転出力端子と第２ノードとの
間にそれぞれ結合された第１及び第２キャパシタとを具
える比較回路に関するものである。このような比較回路
はアナログ‐ディジタル変換器に使用することができ
る。
態中に第１及び第２入力端子に現れる電圧差をクロック
信号の第２状態中に第１及び第２出力端子間に現れる電
圧差に変換する比較回路であって、非反転入力端子及び
反転入力端子を有すると共に当該比較回路の第１及び第
２出力端子にそれぞれ結合された反転出力端子及び非反
転出力端子を有する入力差動増幅器と、クロック信号の
第１状態中に第１及び第２入力端子に現れる電圧差を前
記差動増幅器の非反転入力端子及び反転入力端子に供給
する第１スイッチング手段と、前記反転出力端子と第１
ノードとの間及び前記非反転出力端子と第２ノードとの
間にそれぞれ結合された第１及び第２キャパシタとを具
える比較回路に関するものである。このような比較回路
はアナログ‐ディジタル変換器に使用することができ
る。
【０００２】
【従来の技術】このタイプの比較回路はUSP453052 号か
ら既知である。クロック信号の第１状態において差動増
幅器及び比較器が、入力信号が所定の基準信号より大き
いか小さいか決定する。クロック信号の第２状態におい
て差動増幅器の出力信号をラッチ回路に転送すべきかの
決定が行われる。アナログ‐ディジタル変換器により実
現される分解能はこの変換器に使用する比較器が入力信
号と基準信号とを弁別する精度により決まる。この弁別
精度は差動増幅器の入力端子間に現れるオフセット電圧
により制限される。比較器の精度を改善する１つの可能
な手段は差動増幅器のオフセット電圧を低減することに
ある。既知の比較回路では、オフセットの低減を達成す
るために、クロック信号の第１状態において比較回路の
入力端子間に現れる差動増幅器により増幅された電圧差
＋等しく増幅されたオフセット電圧を基準電圧点と差動
増幅器の各出力端子との間に配置されたキャパシタに蓄
積する。次に、クロック信号の第２状態において差動増
幅器の両入力端子を相互接続して差動増幅器のオフセッ
ト電圧のみを増幅すると共に前記キャパシタを差動増幅
器の各出力端子と比較回路の各出力端子との間に接続す
る。これらキャパシタの電荷の付加により比較回路の出
力端子間に、差動増幅器のオフセット電圧と無関係の電
圧差が生ずる。この電圧差によりラッチ回路を制御す
る。従ってこのラッチ回路がその出力端子において差動
増幅器の２つの出力のどちらが高い電圧を有するかを示
す。このラッチ回路において、キャパシタに発生した検
出すべき電圧差を維持してこの電圧差についての情報を
クロック信号の第１状態から第２状態への遷移中保持す
る必要がある。
ら既知である。クロック信号の第１状態において差動増
幅器及び比較器が、入力信号が所定の基準信号より大き
いか小さいか決定する。クロック信号の第２状態におい
て差動増幅器の出力信号をラッチ回路に転送すべきかの
決定が行われる。アナログ‐ディジタル変換器により実
現される分解能はこの変換器に使用する比較器が入力信
号と基準信号とを弁別する精度により決まる。この弁別
精度は差動増幅器の入力端子間に現れるオフセット電圧
により制限される。比較器の精度を改善する１つの可能
な手段は差動増幅器のオフセット電圧を低減することに
ある。既知の比較回路では、オフセットの低減を達成す
るために、クロック信号の第１状態において比較回路の
入力端子間に現れる差動増幅器により増幅された電圧差
＋等しく増幅されたオフセット電圧を基準電圧点と差動
増幅器の各出力端子との間に配置されたキャパシタに蓄
積する。次に、クロック信号の第２状態において差動増
幅器の両入力端子を相互接続して差動増幅器のオフセッ
ト電圧のみを増幅すると共に前記キャパシタを差動増幅
器の各出力端子と比較回路の各出力端子との間に接続す
る。これらキャパシタの電荷の付加により比較回路の出
力端子間に、差動増幅器のオフセット電圧と無関係の電
圧差が生ずる。この電圧差によりラッチ回路を制御す
る。従ってこのラッチ回路がその出力端子において差動
増幅器の２つの出力のどちらが高い電圧を有するかを示
す。このラッチ回路において、キャパシタに発生した検
出すべき電圧差を維持してこの電圧差についての情報を
クロック信号の第１状態から第２状態への遷移中保持す
る必要がある。
【０００３】
【発明が解決しようとする課題】既知の比較回路ではク
ロック信号の第１状態においてこれらキャパシタを充電
し、クロック信号の第２状態においてこれらキャパシタ
をそれらの充電路から絶縁する。これらキャパシタの充
電路からの絶縁はMOS トランジスタにより実行され、そ
の結果これらMOS トランジスタの面積及びしきい値電圧
のばらつきのために注入チャネル電荷に差が生じる。こ
の差は比較回路の設計の制限因子となる。本発明の目的
は、上述した問題を緩和した精密クロック動作比較回路
を提供することにある。
ロック信号の第１状態においてこれらキャパシタを充電
し、クロック信号の第２状態においてこれらキャパシタ
をそれらの充電路から絶縁する。これらキャパシタの充
電路からの絶縁はMOS トランジスタにより実行され、そ
の結果これらMOS トランジスタの面積及びしきい値電圧
のばらつきのために注入チャネル電荷に差が生じる。こ
の差は比較回路の設計の制限因子となる。本発明の目的
は、上述した問題を緩和した精密クロック動作比較回路
を提供することにある。
【０００４】
【課題を解決するための手段】この目的のために、本発
明は上述したタイプの比較回路において、前記第１及び
第２キャパシタを入力差動増幅器の反転入力端子及び非
反転入力端子に結合されたサンプルホールド回路の一部
とし、増幅器‐ラッチ回路を入力差動増幅器の反転出力
端子及び非反転出力端子に結合したことを特徴とする。
明は上述したタイプの比較回路において、前記第１及び
第２キャパシタを入力差動増幅器の反転入力端子及び非
反転入力端子に結合されたサンプルホールド回路の一部
とし、増幅器‐ラッチ回路を入力差動増幅器の反転出力
端子及び非反転出力端子に結合したことを特徴とする。
【０００５】本発明によるこの比較回路においては、入
力差動増幅器の反転入力端子及び非反転入力端子におけ
る電圧の差が前記サンプルホールド回路に記憶される。
その結果、クロック信号の第２状態における次の減算及
びラッチサイクル中も所望の電圧差が極めて精密に保持
される。この比較回路の利点は共通電源ライン及び入力
電圧から絶縁することができる点にある。従って、ラッ
チ動作中に強い入力信号の結果として高速に動作する比
較回路はしばしば電源線にスイッチングパルスを発生す
るが、小入力信号の結果として低速動作する他の比較回
路の減算及びラッチ動作を大きく妨害することはない。
力差動増幅器の反転入力端子及び非反転入力端子におけ
る電圧の差が前記サンプルホールド回路に記憶される。
その結果、クロック信号の第２状態における次の減算及
びラッチサイクル中も所望の電圧差が極めて精密に保持
される。この比較回路の利点は共通電源ライン及び入力
電圧から絶縁することができる点にある。従って、ラッ
チ動作中に強い入力信号の結果として高速に動作する比
較回路はしばしば電源線にスイッチングパルスを発生す
るが、小入力信号の結果として低速動作する他の比較回
路の減算及びラッチ動作を大きく妨害することはない。
【０００６】本発明比較回路の第１の実施例では、前記
サンプルホールド回路は前記第１キャパシタに結合され
た第１入力端子及び前記第２キャパシタに結合された第
２入力端子を有する差動増幅器を具え、その第１及び第
２入力端子をそれぞれ第２及び第３スイッチング出力を
経て前記入力差動増幅器の反転及び非反転出力端子に結
合した構成とすることができる。この回路は完全に差動
的に実施でき、入力差動増幅器の出力端子における増幅
された電圧差を極めて精密に保持することができる利点
を有する。
サンプルホールド回路は前記第１キャパシタに結合され
た第１入力端子及び前記第２キャパシタに結合された第
２入力端子を有する差動増幅器を具え、その第１及び第
２入力端子をそれぞれ第２及び第３スイッチング出力を
経て前記入力差動増幅器の反転及び非反転出力端子に結
合した構成とすることができる。この回路は完全に差動
的に実施でき、入力差動増幅器の出力端子における増幅
された電圧差を極めて精密に保持することができる利点
を有する。
【０００７】本発明比較回路の第２の実施例では、前記
サンプルホールド回路の差動増幅器の第１及び第２出力
端子をそれぞれ前記入力差動増幅器の反転及び非反転出
力端子に結合した構成とすることができる。
サンプルホールド回路の差動増幅器の第１及び第２出力
端子をそれぞれ前記入力差動増幅器の反転及び非反転出
力端子に結合した構成とすることができる。
【０００８】本発明比較回路の第３の実施例では、前記
第１及び第２ノードが同一であり、且つ当該比較回路が
クロック信号の第２状態中に第４スイッチング手段によ
り前記入力差動増幅器の反転入力端子及び非反転入力端
子の双方に基準電圧を結合するよう構成することができ
る。
第１及び第２ノードが同一であり、且つ当該比較回路が
クロック信号の第２状態中に第４スイッチング手段によ
り前記入力差動増幅器の反転入力端子及び非反転入力端
子の双方に基準電圧を結合するよう構成することができ
る。
【０００９】本発明比較回路の第４の実施例では、前記
増幅器‐ラッチ回路は第５スイッチング手段を経て電流
源に結合されると共に第６スイッチング手段を経て別の
電流源に結合された２つのダイオード接続トランジスタ
を具えるものとすることができる。
増幅器‐ラッチ回路は第５スイッチング手段を経て電流
源に結合されると共に第６スイッチング手段を経て別の
電流源に結合された２つのダイオード接続トランジスタ
を具えるものとすることができる。
【００１０】
【実施例】本発明の実施例を図面を参照して以下に詳細
に説明する。図１は２つの電源ライン１及び２間に接続
された本発明によるクロック動作比較回路を示す。この
比較回路は入力段10と、サンプルホールド回路20と、増
幅器‐ラッチ回路30とを具える。入力段10は、２個のト
ランジスタT1及びT2のソースを電流源J2を経て電源ライ
ン２に接続すると共にそれらのドレインをそれぞれ電流
源J3及びJ4を経て電源ライン１に接続して成る差動増幅
器を具える。トランジスタT1のゲートが接続されたノー
ド３を第１スイッチング手段S1(MOSFET スイッチとし得
る）を経てこの比較回路の非反転入力端子I1に接続す
る。この非反転入力端子I1に電圧源V1を接続することが
できる。電源ライン２に接続された端子I2はこの比較回
路の反転入力端子を構成する。基準電圧源Ｖref をトラ
ンジスタT2のゲートが接続されたノード４と電源ライン
２との間に配置する。更に、ノード４を第１スイッチン
グ手段S1と反対位相で動作する第４スイッチング手段S4
を経てノード３に接続し得るようにする。トランジスタ
T1及びT2のドレインはそれぞれこの比較回路の反転出力
端子O1及び非反転出力端子O2を構成する。
に説明する。図１は２つの電源ライン１及び２間に接続
された本発明によるクロック動作比較回路を示す。この
比較回路は入力段10と、サンプルホールド回路20と、増
幅器‐ラッチ回路30とを具える。入力段10は、２個のト
ランジスタT1及びT2のソースを電流源J2を経て電源ライ
ン２に接続すると共にそれらのドレインをそれぞれ電流
源J3及びJ4を経て電源ライン１に接続して成る差動増幅
器を具える。トランジスタT1のゲートが接続されたノー
ド３を第１スイッチング手段S1(MOSFET スイッチとし得
る）を経てこの比較回路の非反転入力端子I1に接続す
る。この非反転入力端子I1に電圧源V1を接続することが
できる。電源ライン２に接続された端子I2はこの比較回
路の反転入力端子を構成する。基準電圧源Ｖref をトラ
ンジスタT2のゲートが接続されたノード４と電源ライン
２との間に配置する。更に、ノード４を第１スイッチン
グ手段S1と反対位相で動作する第４スイッチング手段S4
を経てノード３に接続し得るようにする。トランジスタ
T1及びT2のドレインはそれぞれこの比較回路の反転出力
端子O1及び非反転出力端子O2を構成する。
【００１１】サンプルホールド回路20は２つのトランジ
スタT3及びT4のソースを電流源J1を経て電源ライン２に
接続して成る差動増幅器を具える。トランジスタT4のゲ
ートはこのサンプルホールド回路の第１入力端子であ
り、ノード６を経てキャパシタC1に接続すると共に、ト
ランジスタT4のゲートをそのドレインに接続し得る第３
スイッチング手段S3に接続する。トランジスタT3のゲー
トはこのサンプルホールド回路の第２入力端子であり、
ノード５を経てキャパシタC2に接続すると共に、トラン
ジスタT3のゲートをそのドレインに接続し得る第２スイ
ッチング手段S2に接続する。これらスイッチング手段は
スイッチング手段S1と同相で動作する。トランジスタT4
及びT3のドレインをそれぞれ反転及び非反転出力端子O1
及びO2に接続する。
スタT3及びT4のソースを電流源J1を経て電源ライン２に
接続して成る差動増幅器を具える。トランジスタT4のゲ
ートはこのサンプルホールド回路の第１入力端子であ
り、ノード６を経てキャパシタC1に接続すると共に、ト
ランジスタT4のゲートをそのドレインに接続し得る第３
スイッチング手段S3に接続する。トランジスタT3のゲー
トはこのサンプルホールド回路の第２入力端子であり、
ノード５を経てキャパシタC2に接続すると共に、トラン
ジスタT3のゲートをそのドレインに接続し得る第２スイ
ッチング手段S2に接続する。これらスイッチング手段は
スイッチング手段S1と同相で動作する。トランジスタT4
及びT3のドレインをそれぞれ反転及び非反転出力端子O1
及びO2に接続する。
【００１２】増幅器‐ラッチ回路30はその増幅器部内
に、それぞれのゲートが出力端子O1及びO2に接続された
２つのダイオード接続トランジスタT5及びT6を具える。
これらトランジスタT5及びT6のソースを第５スイッチン
グ手段S5を経てトランジスタT10 に接続し、このトラン
ジスタT10 のソースを電源ライン２に接続する。このト
ランジスタT10 のドレインを第６スイッチング手段S6を
経て別のトランジスタT11 のドレインに接続し、このト
ランジスタT11 のソースも電源ライン２に接続する。こ
れらトランジスタT10 及びT11 のゲートを相互接続して
固定電圧端子７に接続する。この増幅器‐ラッチ回路30
のラッチ部はそれぞれのゲートが出力端子O1及びO2に接
続された２つの交差結合トランジスタT7及びT8を具え
る。これらトランジスタT7及びT8のソースをダイオード
接続トランジスタT9を経て電源ライン２に接続する。こ
のトランジスタT9のゲートをトランジスタT10 及びT11
のゲートに接続する。
に、それぞれのゲートが出力端子O1及びO2に接続された
２つのダイオード接続トランジスタT5及びT6を具える。
これらトランジスタT5及びT6のソースを第５スイッチン
グ手段S5を経てトランジスタT10 に接続し、このトラン
ジスタT10 のソースを電源ライン２に接続する。このト
ランジスタT10 のドレインを第６スイッチング手段S6を
経て別のトランジスタT11 のドレインに接続し、このト
ランジスタT11 のソースも電源ライン２に接続する。こ
れらトランジスタT10 及びT11 のゲートを相互接続して
固定電圧端子７に接続する。この増幅器‐ラッチ回路30
のラッチ部はそれぞれのゲートが出力端子O1及びO2に接
続された２つの交差結合トランジスタT7及びT8を具え
る。これらトランジスタT7及びT8のソースをダイオード
接続トランジスタT9を経て電源ライン２に接続する。こ
のトランジスタT9のゲートをトランジスタT10 及びT11
のゲートに接続する。
【００１３】図１に示すオフセット補償付き比較回路は
次のように動作する。信号サンプリングサイクル中、ス
イッチング手段S1, S2, S3及びS5が閉じる。回路30のラ
ッチ部内の交差結合トランジスタT7及びT8及び増幅部内
のトランジスタT5及びT6は比較的高いインピーダンスを
与えるように設計してある。入力段10で増幅された入力
信号V1が出力端子O1及びO2に現れ、キャパシタC1及びC2
に蓄積される。次に、スイッチング手段S1, S2, S3が開
き、スイッチング手段S4が閉じる。キャパシタC2及びC1
が接続されたノード５及び６間の電圧差は入力差動増幅
器(T1, T2)に供給された電圧差Ｖin‐Ｖref に正比例す
る。スイッチング手段S4の閉成によりオフセット電圧を
増幅することができる。スイッチング手段S4の閉成と同
時にスイッチング手段S6が閉じて増幅器‐ラッチ回路30
の増幅部内のトランジスタT11 から成る追加の電流源が
駆動され、明確な正インピーダンスを生ずる。このとき
入力差動増幅器(T1, T2)からの電流差はその入力端子に
おけるオフセット誤差に対応し、サンプルホールド回路
20からの電流差は上述したオフセット誤差を含む入力信
号Ｖin−基準電圧Ｖref に対応する。この結果、増幅器
‐ラッチ回路30における残留電流差は入力信号Ｖin−基
準電圧Ｖref のみに対応するものとなる。次に第５スイ
ッチング手段S5が開くと、トランジスタT7及びT8を具え
るラッチ回路が動作を引き継いで出力端子O1及びO2にお
けるその結果の電圧差をラッチし、斯かる後に出力端子
O1及びO2の情報をデコーダ回路網に転送することができ
る。
次のように動作する。信号サンプリングサイクル中、ス
イッチング手段S1, S2, S3及びS5が閉じる。回路30のラ
ッチ部内の交差結合トランジスタT7及びT8及び増幅部内
のトランジスタT5及びT6は比較的高いインピーダンスを
与えるように設計してある。入力段10で増幅された入力
信号V1が出力端子O1及びO2に現れ、キャパシタC1及びC2
に蓄積される。次に、スイッチング手段S1, S2, S3が開
き、スイッチング手段S4が閉じる。キャパシタC2及びC1
が接続されたノード５及び６間の電圧差は入力差動増幅
器(T1, T2)に供給された電圧差Ｖin‐Ｖref に正比例す
る。スイッチング手段S4の閉成によりオフセット電圧を
増幅することができる。スイッチング手段S4の閉成と同
時にスイッチング手段S6が閉じて増幅器‐ラッチ回路30
の増幅部内のトランジスタT11 から成る追加の電流源が
駆動され、明確な正インピーダンスを生ずる。このとき
入力差動増幅器(T1, T2)からの電流差はその入力端子に
おけるオフセット誤差に対応し、サンプルホールド回路
20からの電流差は上述したオフセット誤差を含む入力信
号Ｖin−基準電圧Ｖref に対応する。この結果、増幅器
‐ラッチ回路30における残留電流差は入力信号Ｖin−基
準電圧Ｖref のみに対応するものとなる。次に第５スイ
ッチング手段S5が開くと、トランジスタT7及びT8を具え
るラッチ回路が動作を引き継いで出力端子O1及びO2にお
けるその結果の電圧差をラッチし、斯かる後に出力端子
O1及びO2の情報をデコーダ回路網に転送することができ
る。
【００１４】図２は増幅器‐ラッチ回路30に現れる種々
の信号の波形を時間の関数として示したものである。図
２には上から下へスイッチング手段S5及びS6の状態及び
出力端子O1及びO2の電圧を示してある。時間インターバ
ルt1中スイッチング出力５は開であり、増幅器‐ラッチ
回路30はラッチモードにある。このときスイッチング手
段S6は閉じている。出力端子O1及びO2の電圧はそれぞれ
例えば低状態及び高状態にある。インターバルt1からt2
への遷移時にスイッチング手段S5が閉じ、スイッチング
手段S6は閉じたままである。このインターバルt2中比較
的大きな電流がトランジスタT5及びT6を流れ得るため、
出力端子O2から放電電流が流れ、出力端子O1及びO2が同
一の電圧レベルになる。インターバルt2からt3への遷移
時にスイッチング手段S6が開くため、上述したように電
圧がインターバルt3中に出力端子O1及びO2に発生する。
インターバルt3からt4への遷移時にスイッチング手段S5
が開くため、これに続いてトランジスタT7及びT8から成
る回路が出力端子O1及びO2に発生した電圧をラッチす
る。
の信号の波形を時間の関数として示したものである。図
２には上から下へスイッチング手段S5及びS6の状態及び
出力端子O1及びO2の電圧を示してある。時間インターバ
ルt1中スイッチング出力５は開であり、増幅器‐ラッチ
回路30はラッチモードにある。このときスイッチング手
段S6は閉じている。出力端子O1及びO2の電圧はそれぞれ
例えば低状態及び高状態にある。インターバルt1からt2
への遷移時にスイッチング手段S5が閉じ、スイッチング
手段S6は閉じたままである。このインターバルt2中比較
的大きな電流がトランジスタT5及びT6を流れ得るため、
出力端子O2から放電電流が流れ、出力端子O1及びO2が同
一の電圧レベルになる。インターバルt2からt3への遷移
時にスイッチング手段S6が開くため、上述したように電
圧がインターバルt3中に出力端子O1及びO2に発生する。
インターバルt3からt4への遷移時にスイッチング手段S5
が開くため、これに続いてトランジスタT7及びT8から成
る回路が出力端子O1及びO2に発生した電圧をラッチす
る。
【００１５】以上の説明では入力段がサンプルホールド
回路を駆動する差動対で構成されているものとした。し
かし、入力信号をサンプリングし、またオフセットを蓄
積する内部サンプルホールド回路を有する比較器を用い
て他の形式の動作を得ることもできる。この場合にはス
イッチング手段S6を制御するパルスを用いてこれを高イ
ンピーダンス状態にスイッチングすることにより比較器
を差動増幅器‐サンプルホールド複合回路から絶縁する
ことができる。しかし、この場合にはスイッチS6を制御
するクロックパルスの最後の部分において増幅器‐ラッ
チ回路を、差動増幅器‐サンプルホールド複合回路で形
成された信号が明確に増幅されるモードにセットする必
要がある。
回路を駆動する差動対で構成されているものとした。し
かし、入力信号をサンプリングし、またオフセットを蓄
積する内部サンプルホールド回路を有する比較器を用い
て他の形式の動作を得ることもできる。この場合にはス
イッチング手段S6を制御するパルスを用いてこれを高イ
ンピーダンス状態にスイッチングすることにより比較器
を差動増幅器‐サンプルホールド複合回路から絶縁する
ことができる。しかし、この場合にはスイッチS6を制御
するクロックパルスの最後の部分において増幅器‐ラッ
チ回路を、差動増幅器‐サンプルホールド複合回路で形
成された信号が明確に増幅されるモードにセットする必
要がある。
【図１】本発明によるクロック動作比較回路の一実施例
の構成図である。
の構成図である。
【図２】増幅器‐ラッチ回路の動作説明用信号波形図で
ある。
ある。
10 入力段 20 サンプルホールド回路 30 増幅器‐ラッチ回路 I1 非反転入力端子 I2 反転入力端子 O1 反転出力端子 O2 非反転出力端子 S1〜S6 第１〜第６スイッチング手段 C1, C2 第１，第２キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アントニア コルネリア フアン レンス オランダ国 5621 ベーアー アインドー フエンフルーネバウツウエツハ １
Claims (5)
- 【請求項１】 クロック信号の第１状態中に第１及び第
２入力端子に現れる電圧差をクロック信号の第２状態中
に第１及び第２出力端子間に現れる電圧差に変換する比
較回路であって、非反転入力端子及び反転入力端子を有
すると共に当該比較回路の第１及び第２出力端子にそれ
ぞれ結合された反転出力端子及び非反転出力端子を有す
る入力差動増幅器と、クロック信号の第１状態中に第１
及び第２入力端子に現れる電圧差を前記差動増幅器の非
反転入力端子及び反転入力端子に供給する第１スイッチ
ング手段と、前記反転出力端子と第１ノードとの間及び
前記非反転出力端子と第２ノードとの間にそれぞれ結合
された第１及び第２キャパシタとを具える比較回路にお
いて、前記第１及び第２キャパシタを入力差動増幅器の
反転入力端子及び非反転入力端子に結合されたサンプル
ホールド回路の一部とし、増幅器‐ラッチ回路を入力差
動増幅器の反転出力端子及び非反転出力端子に結合した
ことを特徴とする比較回路。 - 【請求項２】 前記サンプルホールド回路は前記第１キ
ャパシタに結合された第１入力端子及び前記第２キャパ
シタに結合された第２入力端子を有する差動増幅器を具
え、その第１及び第２入力端子をそれぞれ第２及び第３
スイッチング手段を経て前記入力差動増幅器の反転及び
非反転出力端子に結合したことを特徴とする請求項１記
載の比較回路。 - 【請求項３】 前記サンプルホールド回路の差動増幅器
の第１及び第２出力端子をそれぞれ前記入力差動増幅器
の反転及び非反転出力端子に結合したことを特徴とする
請求項２記載の比較回路。 - 【請求項４】 前記第１及び第２ノードが同一であり、
且つ当該比較回路がクロック信号の第２状態中に第４ス
イッチング手段により前記入力差動増幅器の反転入力端
子及び非反転入力端子の双方に基準電圧を結合するよう
にしたことを特徴とする請求項１〜３の何れかに記載の
比較回路。 - 【請求項５】 前記増幅器‐ラッチ回路は第５スイッチ
ング手段を経て電流源に結合されると共に第６スイッチ
ング手段を経て別の電流源に結合された２つのダイオー
ド接続トランジスタを具えることを特徴とする請求項１
〜４の何れかに記載の比較回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL912008885 | 1991-04-15 | ||
| EP91200888 | 1991-04-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129904A true JPH05129904A (ja) | 1993-05-25 |
Family
ID=8207610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4092799A Pending JPH05129904A (ja) | 1991-04-15 | 1992-04-13 | 比較回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5311085A (ja) |
| EP (1) | EP0509585A1 (ja) |
| JP (1) | JPH05129904A (ja) |
| KR (1) | KR920020832A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457414A (en) * | 1992-12-22 | 1995-10-10 | At&T Ipm Corp. | Power supply loss sensor |
| BE1007225A3 (nl) * | 1993-06-17 | 1995-04-25 | Philips Electronics Nv | Differentiele belastingtrap met stapsgewijs variabele impedantie. |
| US5539339A (en) * | 1994-06-15 | 1996-07-23 | U.S. Philips Corporation | Differential load stage with stepwise variable impedance, and clocked comparator comprising such a load stage |
| US5517134A (en) * | 1994-09-16 | 1996-05-14 | Texas Instruments Incorporated | Offset comparator with common mode voltage stability |
| GB9424810D0 (en) * | 1994-12-08 | 1995-02-08 | Philips Electronics Uk Ltd | Current comparator arrangement |
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| US5689201A (en) * | 1995-08-08 | 1997-11-18 | Oregon State University | Track-and-hold circuit utilizing a negative of the input signal for tracking |
| US5760616A (en) * | 1995-09-05 | 1998-06-02 | Lucent Technologies, Inc. | Current copiers with improved accuracy |
| US5912567A (en) * | 1997-10-22 | 1999-06-15 | Sun Microsystems, Inc. | Dual differential comparator with weak equalization and narrow metastability region |
| US6051998A (en) * | 1998-04-22 | 2000-04-18 | Mitsubishi Semiconductor America, Inc. | Offset-compensated peak detector with output buffering |
| US6127854A (en) * | 1998-07-20 | 2000-10-03 | Philips Electronics North America Corporation | Differential comparator with stable switching threshold |
| US6542106B1 (en) * | 2000-09-29 | 2003-04-01 | Microchip Technology Incorporated | Comparator programmable for high-speed or low-power operation |
| US6605965B1 (en) * | 2001-09-26 | 2003-08-12 | Micrel, Incorporated | Differential window comparator |
| US6750704B1 (en) | 2003-01-09 | 2004-06-15 | Motorola, Inc. | Offset compensated differential amplifier |
| KR101201893B1 (ko) * | 2008-12-22 | 2012-11-16 | 한국전자통신연구원 | 고속 다단 전압 비교기 |
| US8264268B2 (en) * | 2009-07-27 | 2012-09-11 | Electronics And Telecommunications Research Institute | Offset-voltage calibration circuit |
| US9154089B2 (en) | 2013-03-15 | 2015-10-06 | Hae-Seung Lee | Buffer amplifier circuit |
| JP6823932B2 (ja) * | 2016-03-01 | 2021-02-03 | 株式会社デンソー | 電圧検出装置および組電池監視システム |
| IT202100007340A1 (it) * | 2021-03-25 | 2022-09-25 | St Microelectronics Srl | Circuito elettronico di generazione di una funzione lineare a tratti, corrispondente generatore, amplificatore, procedimento e prodotto informatico |
| CN116577597B (zh) * | 2023-07-14 | 2023-11-21 | 深圳市爱普特微电子有限公司 | 用于测试高精度比较器的失调电压的方法及系统 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4028558A (en) * | 1976-06-21 | 1977-06-07 | International Business Machines Corporation | High accuracy MOS comparator |
| US4553052A (en) * | 1982-04-23 | 1985-11-12 | Nec Corporation | High speed comparator circuit with input-offset compensation function |
| JPS60134651A (ja) * | 1983-12-23 | 1985-07-17 | Fujitsu Ltd | 差動信号ドライバ |
| JPS6359111A (ja) * | 1986-08-29 | 1988-03-15 | Hitachi Ltd | コンパレ−タとｄ／ａ変換器 |
| JPS63100810A (ja) * | 1986-10-16 | 1988-05-02 | Sony Corp | 差動型コンパレ−タ |
| US5028815A (en) * | 1989-01-16 | 1991-07-02 | U. S. Philips Corporation | Clocked comparator with offset reduction |
| EP0394506B1 (de) * | 1989-04-24 | 1994-06-22 | Siemens Aktiengesellschaft | Schnelle Abtast-Halte-Schaltungsanordnung |
| JP2990785B2 (ja) * | 1990-10-25 | 1999-12-13 | ソニー株式会社 | 論理回路 |
-
1992
- 1992-04-07 EP EP92200985A patent/EP0509585A1/en not_active Withdrawn
- 1992-04-13 US US07/867,594 patent/US5311085A/en not_active Expired - Fee Related
- 1992-04-13 KR KR1019920006107A patent/KR920020832A/ko not_active Withdrawn
- 1992-04-13 JP JP4092799A patent/JPH05129904A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR920020832A (ko) | 1992-11-21 |
| US5311085A (en) | 1994-05-10 |
| EP0509585A1 (en) | 1992-10-21 |
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