JPH05129944A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH05129944A JPH05129944A JP3286587A JP28658791A JPH05129944A JP H05129944 A JPH05129944 A JP H05129944A JP 3286587 A JP3286587 A JP 3286587A JP 28658791 A JP28658791 A JP 28658791A JP H05129944 A JPH05129944 A JP H05129944A
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- voltage
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- frequency
- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】補助回路を用いて強制的に周波数を設定する際
に、セトリングの起きないＰＬＬ回路を実現するもの。 【構成】位相比較回路１と、周波数検出手段８から入力
された信号を用いて、後段の回路に接続するか否かを制
御するスイッチ２と、位相比較回路１等からの出力電圧
レベルとして出力する位相電圧変換器３と、この電圧に
比例した周波数の信号を出力するＶＣＯ４と、ＶＣＯ４
からの信号と設定された周波数が一致したときに、前記
スイッチ２と下記信号遅延回路７に信号を出力する周波
数検出手段８と、前記、周波数検出手段８からの信号を
入力しその信号に基づき、設定された時間遅延してその
信号を発生する信号遅延回路７と、前記信号遅延回路７
からの信号に基づき、位相電圧変換器３に加算する電圧
レベルを出力する電圧加算手段６からなるＰＬＬ回路。
に、セトリングの起きないＰＬＬ回路を実現するもの。 【構成】位相比較回路１と、周波数検出手段８から入力
された信号を用いて、後段の回路に接続するか否かを制
御するスイッチ２と、位相比較回路１等からの出力電圧
レベルとして出力する位相電圧変換器３と、この電圧に
比例した周波数の信号を出力するＶＣＯ４と、ＶＣＯ４
からの信号と設定された周波数が一致したときに、前記
スイッチ２と下記信号遅延回路７に信号を出力する周波
数検出手段８と、前記、周波数検出手段８からの信号を
入力しその信号に基づき、設定された時間遅延してその
信号を発生する信号遅延回路７と、前記信号遅延回路７
からの信号に基づき、位相電圧変換器３に加算する電圧
レベルを出力する電圧加算手段６からなるＰＬＬ回路。
Description
【０００１】
【産業上の利用分野】本発明は、位相同期ループ回路
（以下、ＰＬＬ回路と呼ぶ）に関し、詳しくは補助回路
を用いて強制的に周波数を設定するＰＬＬ回路に関す
る。
（以下、ＰＬＬ回路と呼ぶ）に関し、詳しくは補助回路
を用いて強制的に周波数を設定するＰＬＬ回路に関す
る。
【０００２】
【従来の技術】図５は、補助回路を用いて強制的に周波
数を設定するＰＬＬ回路の構成を示す図である。１は位
相比較器で、基準の信号と電圧制御型発振器（以下、Ｖ
ＣＯと呼ぶ）４からの出力信号との信号の位相を比較し
調節する。２はスイッチで、周波数検出手段８からの信
号でオンオフする。３は位相電圧変換回路で、位相比較
器１からスイッチ２を介して入力された信号の周波数に
比例したレベルの電圧と電圧加算手段５からの入力され
たの電圧のレベルを加算したものを積分して出力する。
これはアンプと抵抗Ｒ1とコンデンサＣからなる積分器
等から構成されるものである。４は電圧制御型発振器す
なわちＶＣＯで、位相電圧変換回路３から入力した電圧
レベルに比例した周波数を出力する。５はローパスフィ
ルタ（以下、ＬＰＦと呼ぶ）でミキサ９からの出力信号
の高周波成分を遮断し、位相比較器１にフィードバック
する。６は電圧加算手段で、電圧源とその電圧源を切り
換えるスイッチからなる。このスイッチは、周波数検出
手段８からの信号で切り換わる。９はミキサで、基準の
信号と前記電圧制御型発振器から信号の周波数を合成す
る。このうち電圧加算手段６と周波数検出手段８から補
助制御回路が構成される。
数を設定するＰＬＬ回路の構成を示す図である。１は位
相比較器で、基準の信号と電圧制御型発振器（以下、Ｖ
ＣＯと呼ぶ）４からの出力信号との信号の位相を比較し
調節する。２はスイッチで、周波数検出手段８からの信
号でオンオフする。３は位相電圧変換回路で、位相比較
器１からスイッチ２を介して入力された信号の周波数に
比例したレベルの電圧と電圧加算手段５からの入力され
たの電圧のレベルを加算したものを積分して出力する。
これはアンプと抵抗Ｒ1とコンデンサＣからなる積分器
等から構成されるものである。４は電圧制御型発振器す
なわちＶＣＯで、位相電圧変換回路３から入力した電圧
レベルに比例した周波数を出力する。５はローパスフィ
ルタ（以下、ＬＰＦと呼ぶ）でミキサ９からの出力信号
の高周波成分を遮断し、位相比較器１にフィードバック
する。６は電圧加算手段で、電圧源とその電圧源を切り
換えるスイッチからなる。このスイッチは、周波数検出
手段８からの信号で切り換わる。９はミキサで、基準の
信号と前記電圧制御型発振器から信号の周波数を合成す
る。このうち電圧加算手段６と周波数検出手段８から補
助制御回路が構成される。
【０００３】このような、構成のＰＬＬ回路における補
助制御回路の動作を説明する。本来、ＰＬＬ回路は、徐
々に目的の周波数になるように制御するものであるが、
例えば出力させたい周波数の設定を突然変更した場合、
なるべく早くその周波数に近づけたい場合がある。この
とき補助制御回路を用い、正もしくは負の電圧を加算し
て強制的に目標とする周波数に近づける。このときのＶ
ＣＯ４に入力電圧Ｖｃの時間変化を図７に示す。尚、こ
の場合ＶＣＯ４は入力電圧と出力周波数が比例の関係に
あるものとする。図７内の状態１とは、スイッチ２はオ
ンし、電圧加算手段６内の切り換えスイッチ（以下、Ｓ
Ｗと呼ぶ）は図５内に示す（ロ）に接続され、通常のＰ
ＬＬ回路の動作を行うループを構成しているものをい
う。状態２とは、スイッチ２はオフし、電圧加算手段６
内のＳＷは図５内に示す（ハ）に接続され、位相電圧変
換回路３に電圧を加算して強制的に目的の周波数（図７
ではＶｃ）に近づけている。このとき、図７にも示され
ているが、状態２から状態１に変化する際に電圧降下が
発生する。この理由を以下に説明する。
助制御回路の動作を説明する。本来、ＰＬＬ回路は、徐
々に目的の周波数になるように制御するものであるが、
例えば出力させたい周波数の設定を突然変更した場合、
なるべく早くその周波数に近づけたい場合がある。この
とき補助制御回路を用い、正もしくは負の電圧を加算し
て強制的に目標とする周波数に近づける。このときのＶ
ＣＯ４に入力電圧Ｖｃの時間変化を図７に示す。尚、こ
の場合ＶＣＯ４は入力電圧と出力周波数が比例の関係に
あるものとする。図７内の状態１とは、スイッチ２はオ
ンし、電圧加算手段６内の切り換えスイッチ（以下、Ｓ
Ｗと呼ぶ）は図５内に示す（ロ）に接続され、通常のＰ
ＬＬ回路の動作を行うループを構成しているものをい
う。状態２とは、スイッチ２はオフし、電圧加算手段６
内のＳＷは図５内に示す（ハ）に接続され、位相電圧変
換回路３に電圧を加算して強制的に目的の周波数（図７
ではＶｃ）に近づけている。このとき、図７にも示され
ているが、状態２から状態１に変化する際に電圧降下が
発生する。この理由を以下に説明する。
【０００４】図６に電圧降下の発生する部分の構成を示
す。図において、図５と同一のものは同符号を付ける。
状態２における位相電圧変換回路３の出力のＶｃは、次
のようになる。電圧加算手段６内電源より電圧が与えら
れているため電流ｉが流れる。このため、抵抗Ｒ1の両
端には、 ＶR1＝ｉ×Ｒ1（抵抗値） の電位が発生し、コンデンサＣの両端には、 Ｖcap＝(ｉ×ｔ)／Ｃ（容量値） の電位が発生するから、 Ｖｃ＝ＶR1＋Ｖcap＝ｉ×Ｒ1＋(ｉ×ｔ)／Ｃ となる。
す。図において、図５と同一のものは同符号を付ける。
状態２における位相電圧変換回路３の出力のＶｃは、次
のようになる。電圧加算手段６内電源より電圧が与えら
れているため電流ｉが流れる。このため、抵抗Ｒ1の両
端には、 ＶR1＝ｉ×Ｒ1（抵抗値） の電位が発生し、コンデンサＣの両端には、 Ｖcap＝(ｉ×ｔ)／Ｃ（容量値） の電位が発生するから、 Ｖｃ＝ＶR1＋Ｖcap＝ｉ×Ｒ1＋(ｉ×ｔ)／Ｃ となる。
【０００５】ここで、状態２（目的の周波数に強制的に
近づけている状態）から状態１（通常のＰＬＬ回路にお
いる制御状態）に切り換わる瞬間について説明する。こ
のときは図７に示すようにＶｃの出力が一時的に下が
る。尚、この出力低下はＰＬＬ回路の制御で修復しなけ
ればならないので時間がかかる。このＶｃの出力が一時
的にさがるこの理由を、以下に説明する。ここでも、図
６に示す構成から考える。電圧加算手段６内のＳＷは図
５内に示す（ロ）に接続され抵抗Ｒ2の片側がオープン
になるから、状態２で流れていた電流ｉが流れなくな
る。このとき、コンデンサＣの両端の電位は再度電流が
流れる状態になるまで状態２の最後のＶcapを保持し、
抵抗Ｒ1の両端の電位は電流が流れなくなったためＶR1
＝０になる。このためＶR1の分だけ、状態２から状態１
に切り換わる瞬間に電圧がさがる。
近づけている状態）から状態１（通常のＰＬＬ回路にお
いる制御状態）に切り換わる瞬間について説明する。こ
のときは図７に示すようにＶｃの出力が一時的に下が
る。尚、この出力低下はＰＬＬ回路の制御で修復しなけ
ればならないので時間がかかる。このＶｃの出力が一時
的にさがるこの理由を、以下に説明する。ここでも、図
６に示す構成から考える。電圧加算手段６内のＳＷは図
５内に示す（ロ）に接続され抵抗Ｒ2の片側がオープン
になるから、状態２で流れていた電流ｉが流れなくな
る。このとき、コンデンサＣの両端の電位は再度電流が
流れる状態になるまで状態２の最後のＶcapを保持し、
抵抗Ｒ1の両端の電位は電流が流れなくなったためＶR1
＝０になる。このためＶR1の分だけ、状態２から状態１
に切り換わる瞬間に電圧がさがる。
【０００６】
【発明が解決しようとする課題】このため、補助制御回
路で強制的に周波数を設定したＰＬＬ回路の出力におい
ては、その強制に周波数を設定している状態から通常の
制御状態に切り換わるときに周波数の変化が発生するか
ら、安定した出力が得られないという問題があった。本
発明はこのような問題を解決し、状態の切り換え時にも
安定した出力を得られるＰＬＬ回路を実現することを目
的とする。
路で強制的に周波数を設定したＰＬＬ回路の出力におい
ては、その強制に周波数を設定している状態から通常の
制御状態に切り換わるときに周波数の変化が発生するか
ら、安定した出力が得られないという問題があった。本
発明はこのような問題を解決し、状態の切り換え時にも
安定した出力を得られるＰＬＬ回路を実現することを目
的とする。
【０００７】
【課題を解決するための手段】本発明は、基準の信号と
入力された信号位相を比較する位相比較回路と、 前記
位相比較回路を、下記周波数検出手段から入力された信
号を用いて、後段の回路に接続するか否かを制御するス
イッチと、前記位相比較回路からの出力と下記電圧加算
手段からの出力を加算して電圧レベルとして出力する位
相電圧変換器と、前記位相電圧変換器からの入力電圧に
比例した周波数の信号を出力する電圧制御型発振器と、
基準の信号と前記電圧制御型発振器から信号の周波数を
合成するミキサと、前記ミキサからの出力信号の高周波
成分を遮断するローパスフィルタと、前記電圧制御型発
振器からの信号を入力し、入力信号と設定された周波数
が一致したときに、前記スイッチと下記信号遅延回路に
信号を出力する周波数検出手段と、前記周波数検出手段
からの信号を、条件により前記位相電圧変換器の回路内
部より定められる時定数分の時間遅延してあるいは遅延
せずに出力する信号遅延回路と、前記信号遅延回路から
の信号に基づき、位相電圧変換器に加算する電圧レベル
を出力する電圧加算手段からなることを特徴とするＰＬ
Ｌ回路である。
入力された信号位相を比較する位相比較回路と、 前記
位相比較回路を、下記周波数検出手段から入力された信
号を用いて、後段の回路に接続するか否かを制御するス
イッチと、前記位相比較回路からの出力と下記電圧加算
手段からの出力を加算して電圧レベルとして出力する位
相電圧変換器と、前記位相電圧変換器からの入力電圧に
比例した周波数の信号を出力する電圧制御型発振器と、
基準の信号と前記電圧制御型発振器から信号の周波数を
合成するミキサと、前記ミキサからの出力信号の高周波
成分を遮断するローパスフィルタと、前記電圧制御型発
振器からの信号を入力し、入力信号と設定された周波数
が一致したときに、前記スイッチと下記信号遅延回路に
信号を出力する周波数検出手段と、前記周波数検出手段
からの信号を、条件により前記位相電圧変換器の回路内
部より定められる時定数分の時間遅延してあるいは遅延
せずに出力する信号遅延回路と、前記信号遅延回路から
の信号に基づき、位相電圧変換器に加算する電圧レベル
を出力する電圧加算手段からなることを特徴とするＰＬ
Ｌ回路である。
【０００８】
【作用】状態変化にあたって、電圧の低下が発生した結
果における位相電圧変換回路３の出力のＶｃが目的の周
波数のための電圧となるために、目的の周波数を検出し
た瞬間よりも遅らせて（時間Ｔ）状態変化をさせる。こ
の様子は図８に示されるものである。このため状態変化
により、電圧ＶｃがＶR（抵抗に流れていた電圧降下分
を示し、従来例ではＶR1と表記されているものであ
る。）だけの変化が起きても、それは目的とする周波数
のためのＶｃであるので、周波数変化が発生することを
防止できる。
果における位相電圧変換回路３の出力のＶｃが目的の周
波数のための電圧となるために、目的の周波数を検出し
た瞬間よりも遅らせて（時間Ｔ）状態変化をさせる。こ
の様子は図８に示されるものである。このため状態変化
により、電圧ＶｃがＶR（抵抗に流れていた電圧降下分
を示し、従来例ではＶR1と表記されているものであ
る。）だけの変化が起きても、それは目的とする周波数
のためのＶｃであるので、周波数変化が発生することを
防止できる。
【０００９】
【実施例】図１に本発明の基本的構成図を示す。図１に
おいて図５と同一のものは同符号を付ける。６は信号遅
延回路で、強制的に周波数を設定している状態から、通
常の制御状態に変化するときは周波数検出手段８からの
信号を遅延して出力し、通常の制御状態から強制的に周
波数を設定している状態に変化するときは周波数検出手
段８からの信号を遅延せずに出力する。信号遅延回路６
からの信号に基づき、電圧加算手段６は位相電圧変換器
３に加算する電圧レベルを出力する。この信号遅延回路
６を従来の構成に加えたものが図１に示すＰＬＬ回路で
ある。
おいて図５と同一のものは同符号を付ける。６は信号遅
延回路で、強制的に周波数を設定している状態から、通
常の制御状態に変化するときは周波数検出手段８からの
信号を遅延して出力し、通常の制御状態から強制的に周
波数を設定している状態に変化するときは周波数検出手
段８からの信号を遅延せずに出力する。信号遅延回路６
からの信号に基づき、電圧加算手段６は位相電圧変換器
３に加算する電圧レベルを出力する。この信号遅延回路
６を従来の構成に加えたものが図１に示すＰＬＬ回路で
ある。
【００１０】図２に、本発明の実施例を示す。７０はデ
コーダである。７１，７２，７３，７４は、立ち下がり
エッジ動作でＨレベルを出力するワンショットトリガ
で、７１，７３は時間Ｔの遅延時間を有し、７２，７４
は時間２Ｔ（Ｔの２倍）の遅延時間を有する。７５，７
６，７７，７８，はノア回路である。７９はアンドであ
る。ＳＷ１，ＳＷ２，ＳＷ３は各々デコーダ７０からの
信号でオンオフするスイッチである。スイッチ２はトラ
イスタイトバッファで実現する。この時の遅延時間Ｔ
は、目的とする周波数を検出したのち、状態２から状態
１に変化したときの電圧Ｖｃの変化分に該当するだけ電
圧が余分に積算される時間に相当する。尚、状態３は、
スイッチ２はオフし、電圧加算手段６内のＳＷは図５内
に示す（イ）に接続され、位相電圧変換回路３に正電圧
を加算して強制的に目的の周波数（図７ではＶｃ）に近
づけている。この場合は電圧を強制的に低くさせること
になる。
コーダである。７１，７２，７３，７４は、立ち下がり
エッジ動作でＨレベルを出力するワンショットトリガ
で、７１，７３は時間Ｔの遅延時間を有し、７２，７４
は時間２Ｔ（Ｔの２倍）の遅延時間を有する。７５，７
６，７７，７８，はノア回路である。７９はアンドであ
る。ＳＷ１，ＳＷ２，ＳＷ３は各々デコーダ７０からの
信号でオンオフするスイッチである。スイッチ２はトラ
イスタイトバッファで実現する。この時の遅延時間Ｔ
は、目的とする周波数を検出したのち、状態２から状態
１に変化したときの電圧Ｖｃの変化分に該当するだけ電
圧が余分に積算される時間に相当する。尚、状態３は、
スイッチ２はオフし、電圧加算手段６内のＳＷは図５内
に示す（イ）に接続され、位相電圧変換回路３に正電圧
を加算して強制的に目的の周波数（図７ではＶｃ）に近
づけている。この場合は電圧を強制的に低くさせること
になる。
【００１１】図３に上記の構造のＰＬＬ回路の状態２か
ら状態１に移行するときの出力の時間変化のタイムチャ
ートを示す。周波数Ｆoutが上昇している区間は、状態
２であり、急激に下がったときは状態２から状態１に変
化した瞬間を示し、周波数ＦoutがＦdataで一定の状態
になっているときは状態１を示す。このとき、周波数Ｆ
outがＦdataに等しいことを周波数検出手段８で検出
し、信号を信号遅延回路７に出力する。信号遅延回路７
では、この信号を時間Ｔ遅延させて状態２から状態１に
変化させるための出力をする。このため、図８で説明し
たＶRだけ余分に周波数Ｆoutの出力が高くなり、状態２
から状態１に変化するときにＶRさがるから周波数Ｆout
がＦdataで一定する。ちなみに、従来例で説明したよう
に、状態２および状態３では強制的に電圧を変化させる
ために、正または負の電源を加算している、このため状
態２および状態３から状態１に変化した際に図６内の電
流ｉが０になることから電圧変化が起きている。よっ
て、状態１から状態２および状態３の変化するときも電
圧の変化はあるが、このときは本来Ｆdataが変化し電圧
Ｖｃを大きく変化させたい場合であるので、信号遅延回
路７での時間Ｔの遅延が必要でなくなる。図２の実施例
は、このような状態の変化に対応したもので、状態２お
よび状態３から状態１に変化するときは、切り換えのた
めの信号が時間Ｔだけ遅延し、状態１から状態２および
状態３に変化するときは、遅延することなく切り換りの
ための信号が出力するものである。
ら状態１に移行するときの出力の時間変化のタイムチャ
ートを示す。周波数Ｆoutが上昇している区間は、状態
２であり、急激に下がったときは状態２から状態１に変
化した瞬間を示し、周波数ＦoutがＦdataで一定の状態
になっているときは状態１を示す。このとき、周波数Ｆ
outがＦdataに等しいことを周波数検出手段８で検出
し、信号を信号遅延回路７に出力する。信号遅延回路７
では、この信号を時間Ｔ遅延させて状態２から状態１に
変化させるための出力をする。このため、図８で説明し
たＶRだけ余分に周波数Ｆoutの出力が高くなり、状態２
から状態１に変化するときにＶRさがるから周波数Ｆout
がＦdataで一定する。ちなみに、従来例で説明したよう
に、状態２および状態３では強制的に電圧を変化させる
ために、正または負の電源を加算している、このため状
態２および状態３から状態１に変化した際に図６内の電
流ｉが０になることから電圧変化が起きている。よっ
て、状態１から状態２および状態３の変化するときも電
圧の変化はあるが、このときは本来Ｆdataが変化し電圧
Ｖｃを大きく変化させたい場合であるので、信号遅延回
路７での時間Ｔの遅延が必要でなくなる。図２の実施例
は、このような状態の変化に対応したもので、状態２お
よび状態３から状態１に変化するときは、切り換えのた
めの信号が時間Ｔだけ遅延し、状態１から状態２および
状態３に変化するときは、遅延することなく切り換りの
ための信号が出力するものである。
【００１２】このような構造の動作の各状態間の変化の
時間変化を図４に示す。またタイムチャートのＡ，Ｂ，
（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）Ａ’，Ｂ’は図
２内の各地点を示すものである。ここで、Ａ，Ｂ，及び
Ａ’，Ｂ’の値とスイッチもしくは状態１，２，３につ
いて説明する。周波数検出手段８では、出力周波数Ｆou
tと設定された周波数Ｆdataを比較して、下記の表に示す
ようにＡ，Ｂを出力する。
時間変化を図４に示す。またタイムチャートのＡ，Ｂ，
（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）Ａ’，Ｂ’は図
２内の各地点を示すものである。ここで、Ａ，Ｂ，及び
Ａ’，Ｂ’の値とスイッチもしくは状態１，２，３につ
いて説明する。周波数検出手段８では、出力周波数Ｆou
tと設定された周波数Ｆdataを比較して、下記の表に示す
ようにＡ，Ｂを出力する。
【表１】 従来例であれば、これはデコーダで直接スイッチを図５
でいう（イ），（ロ）（ハ）に切り換えて、電圧の強制
的な加算状態と通常の制御状態とを切り換えるものであ
る。スイッチ２であるトライステイトバッファは、状態
１となったときにオンするものである。デコーダ７０は
Ａ’，Ｂ’の信号を入力しＳＷ１〜３の内どのスイッチ
をオンさせるかを定める。その関係は下記の表に示す。
でいう（イ），（ロ）（ハ）に切り換えて、電圧の強制
的な加算状態と通常の制御状態とを切り換えるものであ
る。スイッチ２であるトライステイトバッファは、状態
１となったときにオンするものである。デコーダ７０は
Ａ’，Ｂ’の信号を入力しＳＷ１〜３の内どのスイッチ
をオンさせるかを定める。その関係は下記の表に示す。
【表２】
【００１３】図４のうち左端から、状態２から状態１、
状態３から状態１、状態１から状態２、状態１から状態
３に変化しているものである。まず、状態２から状態１
に変化する際の動作を説明する。このとき最初は状態２
であるから、Ｆout＜Ｆdataであり、周波数検出手段８
からの出力であるＡはＬレベル、ＢはＨレベルである。
このとき電圧Ｖｃが積分されてゆくから、Ｆout＝Ｆdat
aを通り過ぎＦout＞Ｆdataとなるので周波数検出手段８
からの出力であるＡはＨレベル、ＢはＬレベルである。
さて、図４に示すように、Ｆout＝Ｆdataを通り過ぎる
とＢが立ち下がる。この立ち下がりにより、（ｂ）に示
すようにワンショットトリガ７３からの時間幅Ｔのパル
スが出力される。また（ｄ）に示すようにワンショット
トリガ７４からの時間幅２Ｔのパルスが出力される。こ
のときノア７６はＢと（ｂ）を入力し論理和の反転
（ｆ）を出力する。このためノア７８の出力Ｂ’は、Ｂ
がＬレベルになった瞬間よりも時間Ｔ遅れて立ち下が
る。このとき、ＶＯＣ４の出力の周波数ＦoutがＦout＝
Ｆdataを通り過ぎても、時間Ｔは状態２が連続したまま
であるので、Ｆout＞Ｆdataとなり、ＡはＨレベル、Ｂ
はＬレベルとなる。ところが、前記Ｂ’が立ち下がり状
態１になるので、ＶＯＣ４の出力の周波数ＦoutがＦout
＝Ｆdataとなり、ＡはＬレベルとなる。よって、このと
きＡで立ち下がりが発生するから、この瞬間から（ａ）
に示すワンショットトリガ７１からは時間Ｔのパルス
が、（ｃ）に示すワンショットトリガ７２からは時間２
Ｔのパルスが発生する。このときノア７５はＡと（ａ）
を入力し論理和の反転（ｅ）を出力する。さらにノア７
７は（ｅ）と（ｄ）を入力し論理和の反転Ａ’を出力す
る。このとき、（ｅ）と（ｄ）は反転の関係にあるか
ら、Ａ’は状態変化に係わらずＬレベルが保持されるか
ら、ＶＣＯ４の出力としてはＦout＜ＦdataからＦout＝
ＦdataとなりＦout＞Ｆdataを経てＦout＝Ｆdataで安定
しているにもかかわらず、スイッチの状態は状態２から
状態１に変化しただけになる。
状態３から状態１、状態１から状態２、状態１から状態
３に変化しているものである。まず、状態２から状態１
に変化する際の動作を説明する。このとき最初は状態２
であるから、Ｆout＜Ｆdataであり、周波数検出手段８
からの出力であるＡはＬレベル、ＢはＨレベルである。
このとき電圧Ｖｃが積分されてゆくから、Ｆout＝Ｆdat
aを通り過ぎＦout＞Ｆdataとなるので周波数検出手段８
からの出力であるＡはＨレベル、ＢはＬレベルである。
さて、図４に示すように、Ｆout＝Ｆdataを通り過ぎる
とＢが立ち下がる。この立ち下がりにより、（ｂ）に示
すようにワンショットトリガ７３からの時間幅Ｔのパル
スが出力される。また（ｄ）に示すようにワンショット
トリガ７４からの時間幅２Ｔのパルスが出力される。こ
のときノア７６はＢと（ｂ）を入力し論理和の反転
（ｆ）を出力する。このためノア７８の出力Ｂ’は、Ｂ
がＬレベルになった瞬間よりも時間Ｔ遅れて立ち下が
る。このとき、ＶＯＣ４の出力の周波数ＦoutがＦout＝
Ｆdataを通り過ぎても、時間Ｔは状態２が連続したまま
であるので、Ｆout＞Ｆdataとなり、ＡはＨレベル、Ｂ
はＬレベルとなる。ところが、前記Ｂ’が立ち下がり状
態１になるので、ＶＯＣ４の出力の周波数ＦoutがＦout
＝Ｆdataとなり、ＡはＬレベルとなる。よって、このと
きＡで立ち下がりが発生するから、この瞬間から（ａ）
に示すワンショットトリガ７１からは時間Ｔのパルス
が、（ｃ）に示すワンショットトリガ７２からは時間２
Ｔのパルスが発生する。このときノア７５はＡと（ａ）
を入力し論理和の反転（ｅ）を出力する。さらにノア７
７は（ｅ）と（ｄ）を入力し論理和の反転Ａ’を出力す
る。このとき、（ｅ）と（ｄ）は反転の関係にあるか
ら、Ａ’は状態変化に係わらずＬレベルが保持されるか
ら、ＶＣＯ４の出力としてはＦout＜ＦdataからＦout＝
ＦdataとなりＦout＞Ｆdataを経てＦout＝Ｆdataで安定
しているにもかかわらず、スイッチの状態は状態２から
状態１に変化しただけになる。
【００１４】状態３から状態１に変化する際の動作はＡ
の立ち下がりを基準にし、最初の状態３においてはＡは
ＨレベルでＢはＬレベルであることを考慮にいれ、前記
の動作の説明と同様にして考えればよい。状態１から状
態２に、あるいは状態１から状態３変化する際の動作も
同様である。従って、状態２および状態３から状態１に
変化するときは、切り換えのための信号が時間Ｔだけ遅
延し、状態１から状態２および状態３に変化するとき
は、遅延することなく切り換りのための信号が出力する
ことが実施例のような構成を用いることで可能となるこ
とを詳細に説明した。
の立ち下がりを基準にし、最初の状態３においてはＡは
ＨレベルでＢはＬレベルであることを考慮にいれ、前記
の動作の説明と同様にして考えればよい。状態１から状
態２に、あるいは状態１から状態３変化する際の動作も
同様である。従って、状態２および状態３から状態１に
変化するときは、切り換えのための信号が時間Ｔだけ遅
延し、状態１から状態２および状態３に変化するとき
は、遅延することなく切り換りのための信号が出力する
ことが実施例のような構成を用いることで可能となるこ
とを詳細に説明した。
【００１５】尚、時間Ｔの設定について記述する。ここ
では、従来例の説明に用いた図６及びその他の符号を用
いて説明する。従来例で説明した、状態変化に伴って変
動する電圧ＶR分、コンデンサに充電されるればよい。
このコンデンサに充電される電圧をＶcapTと表す。よっ
て時間Ｔにコンデンサの両端に表れる電圧は、下記のよ
うに表すことができる。 ＶR1＝ＶcapT＝(ｉ×Ｔ)／Ｃ（容量値） ここで、ＶR1＝ｉ×Ｒ1（抵抗値）であるから、抵抗値
と容量と時間の関係は以下のようになる。 ｉ×Ｒ1＝(ｉ×Ｔ)／Ｃ このため、時間を抵抗値と容量で表すと下の式になる。 Ｔ＝Ｒ1×Ｃ よって、実施例での時間Ｔは、与えられた定数で定める
ことができる。
では、従来例の説明に用いた図６及びその他の符号を用
いて説明する。従来例で説明した、状態変化に伴って変
動する電圧ＶR分、コンデンサに充電されるればよい。
このコンデンサに充電される電圧をＶcapTと表す。よっ
て時間Ｔにコンデンサの両端に表れる電圧は、下記のよ
うに表すことができる。 ＶR1＝ＶcapT＝(ｉ×Ｔ)／Ｃ（容量値） ここで、ＶR1＝ｉ×Ｒ1（抵抗値）であるから、抵抗値
と容量と時間の関係は以下のようになる。 ｉ×Ｒ1＝(ｉ×Ｔ)／Ｃ このため、時間を抵抗値と容量で表すと下の式になる。 Ｔ＝Ｒ1×Ｃ よって、実施例での時間Ｔは、与えられた定数で定める
ことができる。
【００１６】
【図１】本発明の基本的構成図である。
【図２】本発明の一実施例の構成図である。
【図３】本発明の動作の説明図である。
【図４】本発明の内部の動作の説明図である。
【図５】従来例の基本的構成図である。
【図６】従来例および本発明の改善点の説明図である。
【図７】動作の説明図である。
【図８】動作の説明図である。
１ 位相比較器 ２ スイッチ ３ 位相電圧変換回路 ４ 電圧制御型発振器 ５ ＬＰＦ ６ 電圧加算手段 ７ 信号遅延回路 ８ 周波数検出手段 ９ ミキサ
Claims (1)
- 【請求項１】 基準の信号と入力された信号位相を比較
する位相比較回路と、 前記位相比較回路を、下記周波数検出手段から入力され
た信号を用いて、後段の回路に接続するか否かを制御す
るスイッチと、 前記位相比較回路からの出力と下記電圧加算手段からの
出力を加算して電圧レベルとして出力する位相電圧変換
器と、 前記位相電圧変換器からの入力電圧に比例した周波数の
信号を出力する電圧制御型発振器と、 基準の信号と前記電圧制御型発振器から信号の周波数を
合成するミキサと、 前記ミキサからの出力信号の高周波成分を遮断するロー
パスフィルタと、 前記電圧制御型発振器からの信号を入力し、入力信号と
設定された周波数が一致したときに、前記スイッチと下
記信号遅延回路に信号を出力する周波数検出手段と、 前記周波数検出手段からの信号を、条件により前記位相
電圧変換器の回路内部より定められる時定数分の時間遅
延してあるいは遅延せずに出力する信号遅延回路と、 前記信号遅延回路からの信号に基づき、位相電圧変換器
に加算する電圧レベルを出力する電圧加算手段からなる
ことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286587A JPH05129944A (ja) | 1991-10-31 | 1991-10-31 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286587A JPH05129944A (ja) | 1991-10-31 | 1991-10-31 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129944A true JPH05129944A (ja) | 1993-05-25 |
Family
ID=17706354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3286587A Pending JPH05129944A (ja) | 1991-10-31 | 1991-10-31 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129944A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6778027B2 (en) * | 2002-04-12 | 2004-08-17 | Sun Microsystems, Inc. | Phase locked loop input receiver design with delay matching feature |
| US6784752B2 (en) * | 2002-04-24 | 2004-08-31 | Sun Microsystems, Inc. | Post-silicon phase offset control of phase locked loop input receiver |
-
1991
- 1991-10-31 JP JP3286587A patent/JPH05129944A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6778027B2 (en) * | 2002-04-12 | 2004-08-17 | Sun Microsystems, Inc. | Phase locked loop input receiver design with delay matching feature |
| US6784752B2 (en) * | 2002-04-24 | 2004-08-31 | Sun Microsystems, Inc. | Post-silicon phase offset control of phase locked loop input receiver |
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