JPH03214925A - Ｐｌｌシンセサイザ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 出力信号周波数を設定周波数に対し一致させるように動
作するＰＬＬシンセサイザ回路に関し、開閉回路による
ＬＰＦの短絡時間をＬＰＦの引込み時間に合わせて自動
的に調整してロックアップタイムを短縮することを目的
とし、 外部からの設定周波数に基づく設定信号と電圧制御発振
器の出力信号との周波数及び位相差に基づいてＰＬＬ制
御部から出力される電圧信号をＬＰＦを介して電圧制御
発振器に出力して、その電圧制御発振器の出力信号周波
数を設定周波数と一致させるとともに、前記設定信号と
電圧制御発振器の出力信号との位相差に基づく位相差信
号をＰＬＬ制御部から受信し、該位相差が所定値以上の
ときはアンロック信号を出力し、所定値以下のときはロ
ック信号を出力するロック検出回路を備えたＰＬＬシン
セサイザ回路であって、前記ロック検出回路のアンロッ
ク信号に基づいて閉路（オン）し、ロック信号に基づい
て開路（オフ）する開閉回路をＰＬＬ制御部と電圧制御
発振器との間において前記ＬＰＦと並列に接続して構成
する。

〔産業上の利用分野〕

この発明は出力信号周波数を設定周波数に対し常に一致
させるように動作するＰＬＬシンセサイザ回路に関する
ものである。

ＰＬＬシンセサイザ回路は設定された周波数と出力信号
周波数とを一致させるように動作する負帰還回路である
が、その負帰還ロープには出力信号の信号純度を向上さ
せるためにローパスフィルタが介在されている。このた
め、設定周波数を切り換える場合には出力信号周波数が
その設定周波数に固定されるまでに前記ローパスフィル
タの時定数に基づくロックアップタイムを必要としてい
る。

〔従来の技術〕

従来のＰＬＬシンセサイザ回路の一例を第５図に従って
説明すると、ＰＬＬ演算部Ｉには外部回路からクロック
信号ＣＫ、設定周波数データＤＡ及びストローブ信号Ｓ
ＴＢが入力され、設定周波数データＤＡが入力された状
態でストローブ信号ＳＴＢが入力されるとクロック信号
ＣＫに基づいて設定周波数データＤＡがＰＬＬ演算部ｌ
に書き込まれる。すると、ＰＬＬ演算部ｌは水晶発振器
２の基準周波数に基づいて設定周波数データＤＡを分周
して設定信号ｆｒを位相比較器３に出力する。

また、ＰＬＬ演算部ｌには後記ブリスケーラフの出力信
号が入力され、ＰＬＬ演算部ｌはそのプリスケーラ７の
出力信号を分周して帰還信号ｆｐとして位相比較器３に
出力する。

位相比較器３は設定信号ｆｒと帰還信号ｆｐとに基づい
て両信号の周波数及び位相差に応じたパルス信号φｒ，
φｐをチャージポンプ４に出力し、チャージポンプ４は
そのパルス信号φｒ，φｐに基づいて例えば第６図に示
す出力信号ＳＧｌをローパスフィルタ５（以下ＬＰＦと
いう）に出力する。この出力信号ＳＧＩは直流成分にパ
ルス成分が含まれたものであり、その直流成分は前記パ
ルス信号φｒ，φｐの周波数変動にともなって昇降し、
パルス成分はパルス信号φｒ，φｐの位相差に基づいて
変化する。

ＬＰＦ５はチャージポンプ４の出力信号ＳＧｌを平滑し
てパルス成分を除去した出力信号ＳＧ２を電圧制御発振
器６（以下ｖＣＯという）に出力し、そのＶＣＯ６はＬ
ＰＦ５の出力信号ＳＧ２の電圧値に応じた周波数の出力
信号ＳＧ３を出力する。

また、ＶＣＯ６の出力信号ＳＧ３はブリスケーラ７で分
周されて、前記ＰＬＬ演算部ｌに帰還され、そのＰＬＬ
演算部ｌでさらに分周されて前記帰還信号ｆｐとして位
相比較器３に出力される。

このようなＰＬＬシンセサイザ回路において設定周波数
データＤＡを外部入力により引き上げると、ストローブ
信号ＳＴＨの入力にともなってＰＬＬ演算部ｌから出力
される設定信号ｆｒの周波数が引き上げられてチャージ
ポンプ４の出力信号ＳＧＩのＤＣレベルが上昇するため
、ＬＰＦ５の出力信号ＳＧ２の電圧値も上昇し、これに
ともなってＶＣＯ６の出力信号ＳＧ３の周波数もそれま
で設定されていた周波数から新たに設定された周波数に
移行する。そして、ＶＣＯ６の出力信号Ｓ６３はブリス
ケーラ７を介してＰＬＬ演算部ｌに帰還されているので
、この負帰還ループにより帰還信号ｆｐが新たな設定信
号に一致するように動作する。また、設定信号ｆｒが引
き下げられた場合にはチャージポンプ４の出力信号ＳＧ
ＩのＤＣレベルが低下して同様に新たな設定周波数に収
束する。

上記のようなＰＬＬシンセサイザ回路ではチャージポン
プ４の出力信号ＳＧＩがＬＰＦ５を介してＶＣＯ６に出
力されるため、設定周波数データＤＡの変更に基づいて
チャージポンプ４の出力信号ＳＧＩのＤＣレベルが変動
してからＶＣＯ６の出力信号ＳＧ３の周波数が新たな設
定周波数に収束するまでに、ＬＰＦ５の時定数に基づく
ロックアップタイムが存在し、このＰＬＬシンセサイザ
回路をチューナーに使用した場合にはこのロックアップ
タイム間で同調不能となってノイズが出力されるという
問題点がある。

そこで、このような不具合を解決するために第４図に示
すようにＬＰＦ５に対し開閉回路としてのアナログスイ
ッチ８を並列に接続し、そのアナログスイッチ８には前
記ストローブ信号ＳＴＢを入力し、そのストローブ信号
が入力された時に限りアナログスイッチ８が閉路されて
チャージポンプ４とＶＣＯ６とを短絡する。一方、位相
比較器３にはロック検出回路９を接続し、位相比較器３
の出力信号Δｆが設定信号ｆｒと帰還信号ｆｐとの位相
差に基づくパルス成分を含む場合にはそのロック検出回
路９からアンロツタ信号を出力させ、設定信号ＦＲと帰
還信号ｆｐとの周波数及び位相が一致して位相比較器３
の出力信号Δｆにパルス成分が含まれない場合にはロッ
ク検出回路９からロック信号を出力させ、そのアンロッ
ク信号の出力に基づいてチューナーの非同調出力をカッ
トすることにより非同調ノイズの出力を防止している。

このような構成により、例えば設定周波数データＤＡを
外部入力によりひきあげた場合、第６図に実線で示すよ
うにストローブ信号ＳＴＢの入力にともなってＰＬＬ演
算部ｌから出力される設定信号ｆｒの周波数ｆｒｌが同
ｆｒ２に引き上げられて、チャージポンプ４の出力信号
ＳＧｌはそのＤＣレベルが上昇するため、ＬＰＦ５の出
力信号ＳＧ２の電圧値も上昇する。このとき、ストロー
ブ信号ＳＴＢの入力によりアナログスイッチ８が閉路さ
れてチャージポンプ４の出力信号ＳＧＩが直接ＶＣＯ６
に出力されるため、ＬＰＦ５の出力信号ＳＧ２の電圧値
の上昇に先立ってＶＣＯ６の出力信号ＳＧ３の周波数が
それまで出力されていた周波数Ｆｌから新たに設定され
た周波数Ｆ２に移行し、ストローブ信号ＳＴＢの入力が
停止されたのちはＬＰＦ５の出力信号ＳＧ２に基づいて
ＶＣＯ６の出力信号ＳＧ３が周波数Ｆ２に維持される。

従って、ロックアップタイムが短縮されるとともに、ロ
ックアップタイム間のノイズの出力も防止されている。

〔発明が解決しようとする課題〕

ところが、上記のようなＰＬＬシンセサイザ回路では例
えば設定周波数データＤＡを大きく変化させた場合には
第６図に鎖線で示すようにチャージポンプ４の出力信号
ＳＧＩの電圧上昇幅が大きくなり、この出力信号Ｓ６１
に基づいてＬＰＦ５の出力信号ＳＧ２の電圧値が上昇し
終わるまでに要する引き込み時間ｔｌが長くなる。

すると、チャージポンプ４の出力信号ＳＧＩがアナログ
スイッチ８を介してＶＣＯ６に直接出力されて同ＶＣＯ
６の出力信号ＳＧ３が周波数Ｆ２まで引き上げられた後
にストローブ信号ＳＴＢの出力が停止されると、ＶＣＯ
６にはそれまでチャージポンプ４から入力されていた電
圧値より低い電圧の出力信号ＳＧ２がＬＰＦ５から入力
される。

従って、ＶＣＯ６の出力信号ＳＧ３は同図に鎖線で示す
ようにその周波数が一端上昇した後に下降し、その後は
ＬＰＦ５の出力信号ＳＧ２にともなって上昇するため、
ロックアップタイムが長くなる。

そこで、上記のような不具合を解決するためにはＬＰＦ
５の引き込み時間に合わせてストローブ信号ＳＴＢのパ
ルス幅を調整する必要があるという問題点がある。

この発明の目的は、開閉回路によるＬＰＦの短絡時間を
ＬＰＦの引き込み時間に合わせて自動的に調整してロッ
クアップタイムを短縮可能とするＰＬＬシンセサイザ回
路を提供するにある。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。すなわち、ＰＬＬ
シンセサイザ回路は外部からの設定周波数に基づ《設定
信号と電圧制御発振器６の出力信号との周波数及び位相
差に基づいてＰＬＬ制御部１２から出力される電圧信号
をローパスフィルタ５を介して電圧制御発振器６に出力
して、その電圧制御発振器６の出力信号周波数を設定周
波数と一致させるとともに、前記設定信号と電圧制御発
振器６の出力信号との位相差に基づく位相差信号をＰＬ
Ｌ制御部１２から受信し、該位相差が所定値以上のとき
はアンロツク信号を出力し、所定値以下のときはロック
信号を出力するロック検出回路９を備えている。そして
、前記ロック検出回路９のアンロツク信号に基づいて閉
路し、ロック信号に基づいて開路する開閉回路８をＰＬ
Ｌ制御部１２と電圧制御発振器６との間において前記ロ
ーパスフィルタ５と並列に接続している。

〔作　用〕

開閉回路８はロック検出回路がアンロック信号を出力し
ている間は閉路されてＰＬＬ制御部１２と電圧制御発振
器６とを短絡する。

〔実施例〕

以下、この発明を具体化したＰＬＬシンセサイザ回路の
一実施例を第２図〜第４図に従って説明する。なお、前
記従来例と同一構成部分は同一番号を付してその説明を
省略する。

第２図に示す本発明の実施例は、アナログスイッチ８に
前記ロック検出回路９が接続されていること以外は前記
従来例と同一構成である。そして、ロック検出回路９か
らアンロツク信号が出力されている時に限り同アナロク
スイッチ８が閉路される。

チャージポンブ４、ＬＰＦ５及びアナログスイッチ８の
具体的構成を第３図に従って説明すると、チャージポン
プ４はバイポーラトランジスタ及びＭＯＳ｝ランジスタ
で構成され、その入力端子に接続される前記位相比較器
３及びその前段のＰ　ＬＬ演算部ｌはＣＭＯＳ構成であ
る。また、アナログスイッチ８は一対のＭＯＳトランジ
スタ１０及びインバータｌｌで構成されている。そして
、このようなアナログスイッチ８、チャージポンプ４、
位相比較器３及びＰＬＬ演算部１はＢｉＣＭＯＳ？成で
１チップに納められ、ＬＰＦ５及びＶＣＯ６は外付け回
路である。なお、ロック検出回路９も通常用いられる公
知のものである。

さて、上記のように構成されたＰＬＬシンセサイザ回路
では、第４図に示すよう■に外部入力による設定周波数
データＤＡを引き上げると、前記従来例と同様にチャー
ジポンプ４の出力信号ＳＧＩのＤＣレベルが上昇する。

これと同時に位相比較器３に人力される設定信号ｆｒと
帰還信号ｆｐとの位相差に基づいて位相比較器３から出
力される出力信号Δｆがパルス信号となる。す乞と、口
・ソク検出回路９はＬレベルのアンロック信号ＳＧ″４
をアナログスイッチ８に出力し、そのアン占■・ソク信
号ＳＧ４に基づいてアナログスイッチ８が閉路されてチ
ャージポンプ４とＶＣＯ６とが短絡され同図に示すよう
にＶＣＯ６の出力信号ＳＧ３はチャージポンプ４の出力
信号ＳＧＩのＤＣレベルの上昇にともなってその周波数
が上昇し、この状態は位相比較器３に入力される設定■
信”ｑｆｒと帰還信号ｆｐとの位相差が所定値以下に減
少するまで継続する。なお、第６図は第４図に比べてよ
り時間軸方向に拡大した波形図を示している。

従って、位相比較器３に入力される設定信号ｆｒと帰還
信号ｆｐとの位相差が所定値以上である場合にはアナロ
グスイッチ８が自動的に閉路し続けられるので、ＶＣＯ
６の出力信号ＳＧ３をチャージポンプ４の出力信号ＳＧ
ｌに速やかに追随させてロックアップタイムを短縮する
ことができるとともに、ＬＰＦ５の引き込み時間に合わ
せてストローブ信号ＳＴＢのパルス幅を調整する必要も
ない。

〔発明の効果〕

以上詳述したように、この発明は開閉回路によるＬＰＦ
の短絡時間をＬＰＦの引き込み時間に合わせて自動的に
調整してＰＬＬシンセサイザ回路のロヅクアップタイム
を短縮することができる優れた効果を発揮する。

【図面の簡単な説明】

門 第１図は本発明の原理説明図、 第２図は本発明の実施例のＰＬＬシンセサイザ回路を示
すブロック図、 第３図はそのＰＬＬシンセサイザ回路の一部の具体的構
成を示す回路図、 第４図はそのＰＬＬシンセサイザ回路の動作を示す波形
図、 第５図は従来のＰＬＬシンセサイザ回路のブロック図、 第６図は従来のＰＬＬシンセサイザ回路の動作を示す波
形図である。 図中、 ５はローパスフィルタ（Ｌ　Ｐ　Ｆ） ６は電圧制御発振器（ＶＣＯ） ８は開閉回路（アナログスイッチ） ９はロック検出回路、 １２はＰ　Ｌ，　Ｌ制御部である。 第１図 本発明の原ｆｉｌｌ図 第３図 本発明の実珈例を示す回ＩＩ図 １１

Claims (1)

1. 【特許請求の範囲】 １、外部からの設定周波数に基づく設定信号と電圧制御
   発振器（６）の出力信号との周波数及び位相差に基づい
   てＰＬＬ制御部（１２）から出力される電圧信号をロー
   パスフィルタ（５）を介して電圧制御発振器（６）に出
   力して、その電圧制御発振器（６）の出力信号周波数を
   設定周波数と一致させるとともに、前記設定信号と電圧
   制御発振器（６）の出力信号との位相差に基づく位相差
   信号をＰＬＬ制御部（１２）から受信し、該位相差が所
   定値以上のときはアンロック信号を出力し、所定値以下
   のときはロック信号を出力するロック検出回路（９）を
   備えたＰＬＬシンセサイザ回路であって、 前記ロック検出回路（９）のアンロック信号に基づいて
   閉路し、ロック信号に基づいて開路する開閉回路（８）
   をＰＬＬ制御部（１２）と電圧制御発振器（６）との間
   において前記ローパスフィルタ（５）と並列に接続した
   ことを特徴とするＰＬＬシンセサイザ回路。