JPH05129950A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
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- JPH05129950A JPH05129950A JP3319982A JP31998291A JPH05129950A JP H05129950 A JPH05129950 A JP H05129950A JP 3319982 A JP3319982 A JP 3319982A JP 31998291 A JP31998291 A JP 31998291A JP H05129950 A JPH05129950 A JP H05129950A
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- 230000010355 oscillation Effects 0.000 claims abstract description 82
- 238000009499 grossing Methods 0.000 claims description 11
- 230000000694 effects Effects 0.000 abstract description 6
- 239000013078 crystal Substances 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000005855 radiation Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】高周波回路への影響が小さい回路構成の、ＩＣ
化されたＰＬＬ周波数シンセサイザを実現する。 【構成】比較的高電圧の高周波回路用電源電圧ＨＦＶcc
を受けＶＣＯ５に供給する端子７０ａ、デジタル回路用
電源電圧ＳＶccを受け位相比較回路３ｃ等に供給する端
子７０ｂの他に端子７０ｃを設け、これを介して低い電
圧の電源電圧ＯＳＣＶccを受け基本発振回路２等に供給
することで、従来通りの動作を可能とし、かつ、高周波
回路１に与える不所望な影響を抑えることができる。
化されたＰＬＬ周波数シンセサイザを実現する。 【構成】比較的高電圧の高周波回路用電源電圧ＨＦＶcc
を受けＶＣＯ５に供給する端子７０ａ、デジタル回路用
電源電圧ＳＶccを受け位相比較回路３ｃ等に供給する端
子７０ｂの他に端子７０ｃを設け、これを介して低い電
圧の電源電圧ＯＳＣＶccを受け基本発振回路２等に供給
することで、従来通りの動作を可能とし、かつ、高周波
回路１に与える不所望な影響を抑えることができる。
Description
【０００１】
【産業上の利用分野】この発明は、ＰＬＬ周波数シンセ
サイザに関し、詳しくは、ミニコンポ，ラジカセ等の音
響機器、テレビ，ＣＡＴＴ・ＴＶ等の映像機器、有線放
送，無線等の受信装置などに用いられる電子同調用チュ
ーナのためのＩＣ化されたＰＬＬ周波数シンセサイザに
関する。
サイザに関し、詳しくは、ミニコンポ，ラジカセ等の音
響機器、テレビ，ＣＡＴＴ・ＴＶ等の映像機器、有線放
送，無線等の受信装置などに用いられる電子同調用チュ
ーナのためのＩＣ化されたＰＬＬ周波数シンセサイザに
関する。
【０００２】
【従来の技術】正確な周波数の発振信号を発生する発振
回路には、通常、水晶発振器が用いられる。しかし、水
晶発振器は高価なうえにサイズが大きい。したがって、
必要とする発振信号の種類が少ない場合はよいが、多数
要る場合には、その発振信号の数だけ発振回路を並べる
のはコストやサイズの面から制約を受ける。そのような
場合であっても、全ての発振信号を同時に用いる場合は
少なく、大抵の場合には選択された小数の発振信号が用
いられるものである。例えば、電子同調用チューナの周
波数混合回路用の局所発振周波数信号の生成等において
は、周波数の異なる数十以上の多数の正確な発振信号が
必要とされるが、一時期に用いられるのはその中の１つ
である。
回路には、通常、水晶発振器が用いられる。しかし、水
晶発振器は高価なうえにサイズが大きい。したがって、
必要とする発振信号の種類が少ない場合はよいが、多数
要る場合には、その発振信号の数だけ発振回路を並べる
のはコストやサイズの面から制約を受ける。そのような
場合であっても、全ての発振信号を同時に用いる場合は
少なく、大抵の場合には選択された小数の発振信号が用
いられるものである。例えば、電子同調用チューナの周
波数混合回路用の局所発振周波数信号の生成等において
は、周波数の異なる数十以上の多数の正確な発振信号が
必要とされるが、一時期に用いられるのはその中の１つ
である。
【０００３】ここで、ＰＬＬ周波数シンセサイザは、１
つの基本周波数信号から原理的には任意の有理数倍の周
波数を持つ発振信号を生成することができるものなの
で、このような局所発振周波数信号の生成等にはよく用
いられて、上述の如き制約を伴う水晶発振器を要する多
数の発振回路を代替する。このことを、以下、図を参照
しながら具体例をもって説明する。図４は、従来の構成
のＰＬＬ周波数シンセサイザを用いた電子同調回路のブ
ロック図を示したものである。１は高周波回路、２は基
本発振回路、３はシンセサイザ回路、４はローパスフィ
ルタ（以下、ＬＰＦと略記）、５は電圧制御発振回路
（以下、ＶＣＯと略記）、６はマイクロコンピュータ回
路（以下、ＭＰＵと略記）である。
つの基本周波数信号から原理的には任意の有理数倍の周
波数を持つ発振信号を生成することができるものなの
で、このような局所発振周波数信号の生成等にはよく用
いられて、上述の如き制約を伴う水晶発振器を要する多
数の発振回路を代替する。このことを、以下、図を参照
しながら具体例をもって説明する。図４は、従来の構成
のＰＬＬ周波数シンセサイザを用いた電子同調回路のブ
ロック図を示したものである。１は高周波回路、２は基
本発振回路、３はシンセサイザ回路、４はローパスフィ
ルタ（以下、ＬＰＦと略記）、５は電圧制御発振回路
（以下、ＶＣＯと略記）、６はマイクロコンピュータ回
路（以下、ＭＰＵと略記）である。
【０００４】高周波回路１は、高周波増幅回路１ａ、周
波数混合回路１ｂを具備して、アンテナが受信したＡＭ
波やＦＭ波等の高周波に局所発振周波数信号ＦＳを混合
することで選択された特定の周波数の中間周波信号を出
力する。ただし、後半部は図示せず。基本発振回路２
は、水晶発振器を用いて構成されて、正確な周期を有す
る基本周波数信号ＦＢを発生する。シンセサイザ回路３
は、可変分周回路３ａ，可変分周回路３ｂと、これらに
より分周された信号の位相及び周期を比較する位相比較
回路３ｃとを具備する。さらに、シンセサイザ制御回路
を具備して、外部のＭＰＵ６からの制御パラメータ等を
受け、それに従って前記の分周回路における分周比等を
定める。
波数混合回路１ｂを具備して、アンテナが受信したＡＭ
波やＦＭ波等の高周波に局所発振周波数信号ＦＳを混合
することで選択された特定の周波数の中間周波信号を出
力する。ただし、後半部は図示せず。基本発振回路２
は、水晶発振器を用いて構成されて、正確な周期を有す
る基本周波数信号ＦＢを発生する。シンセサイザ回路３
は、可変分周回路３ａ，可変分周回路３ｂと、これらに
より分周された信号の位相及び周期を比較する位相比較
回路３ｃとを具備する。さらに、シンセサイザ制御回路
を具備して、外部のＭＰＵ６からの制御パラメータ等を
受け、それに従って前記の分周回路における分周比等を
定める。
【０００５】ＬＰＦ４，ＶＣＯ５は、可変分周回路３
ｂ，位相比較回路３ｃとともにフィードバックループを
構成する。そして、位相比較回路３ｃからの比較結果の
信号を受け、基本周波数信号ＦＢの分周された信号と局
所発振周波数信号ＦＳの分周された信号との比較結果が
等しくなるように、自身の出力信号である局所発振周波
数信号ＦＳの周波数を増減する。ＭＰＵ６は、図では詳
細構成が省略されているが、通常マイクロコンピュータ
及びインターフェイス等を具備し、必要な制御パラメー
タをシンセサイザ回路３へ設定したり、その状態を監視
したりする。
ｂ，位相比較回路３ｃとともにフィードバックループを
構成する。そして、位相比較回路３ｃからの比較結果の
信号を受け、基本周波数信号ＦＢの分周された信号と局
所発振周波数信号ＦＳの分周された信号との比較結果が
等しくなるように、自身の出力信号である局所発振周波
数信号ＦＳの周波数を増減する。ＭＰＵ６は、図では詳
細構成が省略されているが、通常マイクロコンピュータ
及びインターフェイス等を具備し、必要な制御パラメー
タをシンセサイザ回路３へ設定したり、その状態を監視
したりする。
【０００６】このような構成の下で、この電子同調回路
は、ＭＰＵ６において同調周波数が１つ選択されて決め
られると、これに応じるパラメータを受けた上述のフィ
ードバックループすなわちＰＬＬ（フェイズロックルー
プ）の働きにより、１つの正確な周波数の基本周波数信
号ＦＢから、その選択に対応する正確な周波数の局所発
振周波数信号ＦＳを発生する。このようにしてＶＣＯ５
から出力された局所発振周波数信号ＦＳは、周波数混合
回路１ｂに送られ、そこで中間周波数信号を選択するた
めに用いられる。
は、ＭＰＵ６において同調周波数が１つ選択されて決め
られると、これに応じるパラメータを受けた上述のフィ
ードバックループすなわちＰＬＬ（フェイズロックルー
プ）の働きにより、１つの正確な周波数の基本周波数信
号ＦＢから、その選択に対応する正確な周波数の局所発
振周波数信号ＦＳを発生する。このようにしてＶＣＯ５
から出力された局所発振周波数信号ＦＳは、周波数混合
回路１ｂに送られ、そこで中間周波数信号を選択するた
めに用いられる。
【０００７】基本周波数信号ＦＢから局所発振周波数信
号ＦＳを生成するＰＬＬ周波数シンセサイザは、前述の
如く電子同調チューナ等に多用され需要も大きいので、
ＩＣ化されて一般に供給されている。このＩＣ化の対象
部分は、基本発振回路２，シンセサイザ回路３，ＬＰＦ
４，ＶＣＯ５等からなるＰＬＬ周波数シンセサイザの回
路である。ただし、水晶発振器，容量の大きいコンデン
サ，高速大駆動能力のドライブ用トランジスタ等はＩＣ
化できないので外付けされることとなる。なお、図４の
例では、さらに、高周波回路１の一部である周波数混合
回路１ｂをも、同一ＩＣ内に集積した場合の電子同調Ｐ
ＬＬ周波数シンセサイザＩＣ７を、破線をもって示して
いる。
号ＦＳを生成するＰＬＬ周波数シンセサイザは、前述の
如く電子同調チューナ等に多用され需要も大きいので、
ＩＣ化されて一般に供給されている。このＩＣ化の対象
部分は、基本発振回路２，シンセサイザ回路３，ＬＰＦ
４，ＶＣＯ５等からなるＰＬＬ周波数シンセサイザの回
路である。ただし、水晶発振器，容量の大きいコンデン
サ，高速大駆動能力のドライブ用トランジスタ等はＩＣ
化できないので外付けされることとなる。なお、図４の
例では、さらに、高周波回路１の一部である周波数混合
回路１ｂをも、同一ＩＣ内に集積した場合の電子同調Ｐ
ＬＬ周波数シンセサイザＩＣ７を、破線をもって示して
いる。
【０００８】
【発明が解決しようとする課題】ところで、このような
構成の回路では、高周波回路１及びＶＣＯ５は、高速性
及び耐雑音性を要求されるため、比較的高めの電源電圧
ＨＦＶccを必要とする。この電源電圧ＨＦＶccが低い
と、感度やダイナミックレンジが低下し、選択度も落ち
て混信しやすくなるため、例えば９Ｖ，１２Ｖ等が用い
られる。一方、シンセサイザ回路３は、デジタル回路で
あり、外部のＭＰＵ６との整合等の関係もあって、通
常、ＭＰＵ６用の電源電圧ＭＰＵＶccと同じ５Ｖ程度の
電圧の電源電圧ＳＶccが用いられる。
構成の回路では、高周波回路１及びＶＣＯ５は、高速性
及び耐雑音性を要求されるため、比較的高めの電源電圧
ＨＦＶccを必要とする。この電源電圧ＨＦＶccが低い
と、感度やダイナミックレンジが低下し、選択度も落ち
て混信しやすくなるため、例えば９Ｖ，１２Ｖ等が用い
られる。一方、シンセサイザ回路３は、デジタル回路で
あり、外部のＭＰＵ６との整合等の関係もあって、通
常、ＭＰＵ６用の電源電圧ＭＰＵＶccと同じ５Ｖ程度の
電圧の電源電圧ＳＶccが用いられる。
【０００９】このため、電子同調ＰＬＬ周波数シンセサ
イザＩＣ７には２つの電源端子７ａ，７ｂが設けられて
いる。そして、電子同調ＰＬＬ周波数シンセサイザＩＣ
７は、端子７ａを介して外部から電源電圧ＨＦＶccを受
け、それをＶＣＯ５及び周波数混合回路１ｂに供給し、
さらに、端子７ｂを介して外部から電源電圧ＳＶccを受
け、それを基本発振回路２及びシンセサイザ回路３に供
給することで動作する。しかし、ＰＬＬ周波数シンセサ
イザと高周波回路は、密接に関連しあって協動するの
で、また、高周波回路内の信号及び局所発振周波数信号
ＦＳを長い配線により伝搬するのは耐雑音性等の観点か
らも困難なので、これらは、必然的に近接して配置さ
れ、場合によっては上述の説明の如く一部混在して構成
されることもある。
イザＩＣ７には２つの電源端子７ａ，７ｂが設けられて
いる。そして、電子同調ＰＬＬ周波数シンセサイザＩＣ
７は、端子７ａを介して外部から電源電圧ＨＦＶccを受
け、それをＶＣＯ５及び周波数混合回路１ｂに供給し、
さらに、端子７ｂを介して外部から電源電圧ＳＶccを受
け、それを基本発振回路２及びシンセサイザ回路３に供
給することで動作する。しかし、ＰＬＬ周波数シンセサ
イザと高周波回路は、密接に関連しあって協動するの
で、また、高周波回路内の信号及び局所発振周波数信号
ＦＳを長い配線により伝搬するのは耐雑音性等の観点か
らも困難なので、これらは、必然的に近接して配置さ
れ、場合によっては上述の説明の如く一部混在して構成
されることもある。
【００１０】このため、輻射や回り込み等による不所望
な影響を相互に与えやすく、特に、高速で急峻にスイッ
チングする基本発振回路からの高調波成分による妨害波
の高周波回路への影響は大きく、電子同調チューナ開発
設計工数の増大や装置の性能，信頼性の低下等を招くた
め、問題である。この発明の目的は、このような従来技
術の問題点を解決するものであって、高周波回路への影
響が小さいＰＬＬ周波数シンセサイザの回路構成を実現
し、高性能な電子同調ＰＬＬ周波数シンセサイザＩＣを
提供することである。
な影響を相互に与えやすく、特に、高速で急峻にスイッ
チングする基本発振回路からの高調波成分による妨害波
の高周波回路への影響は大きく、電子同調チューナ開発
設計工数の増大や装置の性能，信頼性の低下等を招くた
め、問題である。この発明の目的は、このような従来技
術の問題点を解決するものであって、高周波回路への影
響が小さいＰＬＬ周波数シンセサイザの回路構成を実現
し、高性能な電子同調ＰＬＬ周波数シンセサイザＩＣを
提供することである。
【００１１】
【課題を解決するための手段】このような目的を達成す
るこの発明の構成のＰＬＬ周波数シンセサイザは、ＰＬ
Ｌを構成する基本発振回路，可変分周回路，位相比較回
路，ローパスフィルタ，電圧制御発振回路をＩＣ内に集
積して、第１，第２，第３の端子を備え、基本発振回路
の発生する基本周波数信号を外部から設定された第１の
分周比で分周し、電圧制御発振回路の発生する局所発振
周波数信号を外部から設定された第２の分周比で分周
し、これらの分周された信号を位相比較回路で比較し、
その比較結果が等しくなるように前記電圧制御発振回路
を制御するＰＬＬにより、高周波回路用の前記局所発振
周波数信号を発生し、第１の端子を介する外部からの第
１の電源電圧を前記電圧制御発振回路（又は、前記電圧
制御発振回路及び前記高周波回路）に供給し、第２の端
子を介する外部からの第２の電源電圧を前記位相比較回
路に供給し、第３の端子を介する外部からの第３の電源
電圧を前記基本発振回路に供給するものである。
るこの発明の構成のＰＬＬ周波数シンセサイザは、ＰＬ
Ｌを構成する基本発振回路，可変分周回路，位相比較回
路，ローパスフィルタ，電圧制御発振回路をＩＣ内に集
積して、第１，第２，第３の端子を備え、基本発振回路
の発生する基本周波数信号を外部から設定された第１の
分周比で分周し、電圧制御発振回路の発生する局所発振
周波数信号を外部から設定された第２の分周比で分周
し、これらの分周された信号を位相比較回路で比較し、
その比較結果が等しくなるように前記電圧制御発振回路
を制御するＰＬＬにより、高周波回路用の前記局所発振
周波数信号を発生し、第１の端子を介する外部からの第
１の電源電圧を前記電圧制御発振回路（又は、前記電圧
制御発振回路及び前記高周波回路）に供給し、第２の端
子を介する外部からの第２の電源電圧を前記位相比較回
路に供給し、第３の端子を介する外部からの第３の電源
電圧を前記基本発振回路に供給するものである。
【００１２】また、この発明の他の構成のＰＬＬ周波数
シンセサイザは、ＰＬＬを構成する基本発振回路，可変
分周回路，位相比較回路，ローパスフィルタおよび電圧
制御発振回路をＩＣ内に集積して、第１，第２，第３の
端子を備え、基本発振回路の発生する基本周波数信号を
外部から設定された第１の分周比で分周し、電圧制御発
振回路の発生する局所発振周波数信号を外部から設定さ
れた第２の分周比で分周し、これらの分周された信号を
位相比較回路で比較し、その比較結果が等しくなるよう
に前記電圧制御発振回路を制御するＰＬＬにより、高周
波回路用の前記局所発振周波数信号を発生し、第１の端
子を介する外部からの第１の電源電圧を前記電圧制御発
振回路（又は、前記電圧制御発振回路及び前記高周波回
路）に供給し、第２の端子を介する外部からの第２の電
源電圧を前記位相比較回路に供給し、第２，第３の端子
間に降圧回路を内蔵し、第３の端子を介して外部に平滑
回路を接続され、第３の端子の電圧を第３の電源電圧と
して前記基本発振回路に供給するものである。
シンセサイザは、ＰＬＬを構成する基本発振回路，可変
分周回路，位相比較回路，ローパスフィルタおよび電圧
制御発振回路をＩＣ内に集積して、第１，第２，第３の
端子を備え、基本発振回路の発生する基本周波数信号を
外部から設定された第１の分周比で分周し、電圧制御発
振回路の発生する局所発振周波数信号を外部から設定さ
れた第２の分周比で分周し、これらの分周された信号を
位相比較回路で比較し、その比較結果が等しくなるよう
に前記電圧制御発振回路を制御するＰＬＬにより、高周
波回路用の前記局所発振周波数信号を発生し、第１の端
子を介する外部からの第１の電源電圧を前記電圧制御発
振回路（又は、前記電圧制御発振回路及び前記高周波回
路）に供給し、第２の端子を介する外部からの第２の電
源電圧を前記位相比較回路に供給し、第２，第３の端子
間に降圧回路を内蔵し、第３の端子を介して外部に平滑
回路を接続され、第３の端子の電圧を第３の電源電圧と
して前記基本発振回路に供給するものである。
【００１３】さらに、この発明の別の構成のＰＬＬ周波
数シンセサイザは、ＰＬＬを構成する基本発振回路，可
変分周回路，位相比較回路，ローパスフィルタおよび電
圧制御発振回路をＩＣ内に集積して、第１，第２，第３
の端子を備え、基本発振回路の発生する基本周波数信号
を外部から設定された第１の分周比で分周し、電圧制御
発振回路の発生する局所発振周波数信号を外部から設定
された第２の分周比で分周し、これらの分周された信号
を位相比較回路で比較し、その比較結果が等しくなるよ
うに前記電圧制御発振回路を制御するＰＬＬにより、高
周波回路用の前記局所発振周波数信号を発生し、第１の
端子を介する外部からの第１の電源電圧を前記電圧制御
発振回路（又は、前記電圧制御発振回路及び前記高周波
回路）に供給し、第１，第２の端子間に第１の降圧回路
を内蔵し第２の端子を介して外部に第１の平滑回路を接
続され第２の端子の電圧を第２の電源電圧としてを前記
位相比較回路に供給し、第２，第３の端子間に第２の降
圧回路を内蔵し第３の端子を介して外部に第２の平滑回
路を接続され第３の端子の電圧を第３の電源電圧として
前記基本発振回路に供給するものである。ただし、これ
らの何れの構成にあっても、水晶発振器，容量の大きい
コンデンサ，高速大駆動能力のドライブ用トランジスタ
等はＩＣ内には集積できないので外付けされる。
数シンセサイザは、ＰＬＬを構成する基本発振回路，可
変分周回路，位相比較回路，ローパスフィルタおよび電
圧制御発振回路をＩＣ内に集積して、第１，第２，第３
の端子を備え、基本発振回路の発生する基本周波数信号
を外部から設定された第１の分周比で分周し、電圧制御
発振回路の発生する局所発振周波数信号を外部から設定
された第２の分周比で分周し、これらの分周された信号
を位相比較回路で比較し、その比較結果が等しくなるよ
うに前記電圧制御発振回路を制御するＰＬＬにより、高
周波回路用の前記局所発振周波数信号を発生し、第１の
端子を介する外部からの第１の電源電圧を前記電圧制御
発振回路（又は、前記電圧制御発振回路及び前記高周波
回路）に供給し、第１，第２の端子間に第１の降圧回路
を内蔵し第２の端子を介して外部に第１の平滑回路を接
続され第２の端子の電圧を第２の電源電圧としてを前記
位相比較回路に供給し、第２，第３の端子間に第２の降
圧回路を内蔵し第３の端子を介して外部に第２の平滑回
路を接続され第３の端子の電圧を第３の電源電圧として
前記基本発振回路に供給するものである。ただし、これ
らの何れの構成にあっても、水晶発振器，容量の大きい
コンデンサ，高速大駆動能力のドライブ用トランジスタ
等はＩＣ内には集積できないので外付けされる。
【００１４】
【作用】このような構成の、この発明のＰＬＬ周波数シ
ンセサイザにあっては、３つの端子に、それぞれ異なる
電源電圧が供給され又は降圧により発生する。そして、
これらの電圧は、１つの端子におけるものが高周波回路
用の比較的高い例えば９〜１２Ｖであって電圧制御発振
回路に供給され、他の端子におけるものがそれより低く
て例えば５Ｖ程度であって位相比較回路等に供給され、
別の端子におけるものがさらにそれより低くて例えば３
Ｖ程度であって基本発振回路に供給される。
ンセサイザにあっては、３つの端子に、それぞれ異なる
電源電圧が供給され又は降圧により発生する。そして、
これらの電圧は、１つの端子におけるものが高周波回路
用の比較的高い例えば９〜１２Ｖであって電圧制御発振
回路に供給され、他の端子におけるものがそれより低く
て例えば５Ｖ程度であって位相比較回路等に供給され、
別の端子におけるものがさらにそれより低くて例えば３
Ｖ程度であって基本発振回路に供給される。
【００１５】したがって、高周波回路と同じ電源電圧で
動作する電圧制御発振回路の出力する局所発振周波数信
号は高周波回路との整合性がよく、また、位相比較回路
を含むシンセサイザ回路は通常のデジタル回路用の電源
電圧で動作するので外部の制御等を司るデジタル回路と
の整合性がよく、しかもシンセサイザ回路の電源電圧と
電圧制御発振回路のそれとの電圧差が大きくはないので
ローパスフィルタおよび電圧制御発振回路を駆動するこ
ともできる。さらに、基本発振回路は従来より低い電圧
の電源電圧のもとで発振するので、スイッチング時に放
散する妨害波のエネルギーレベルが小さく、しかも、シ
ンセサイザ回路との電源電圧差が大きくはないので基本
発振回路はシンセサイザ回路と協動することが可能であ
る。つまり、この発明のＩＣ化されたＰＬＬ周波数シン
セサイザは、従来通りの作動が可能であって、なおか
つ、高周波回路に対して与える不所望な影響が小さいも
のである。
動作する電圧制御発振回路の出力する局所発振周波数信
号は高周波回路との整合性がよく、また、位相比較回路
を含むシンセサイザ回路は通常のデジタル回路用の電源
電圧で動作するので外部の制御等を司るデジタル回路と
の整合性がよく、しかもシンセサイザ回路の電源電圧と
電圧制御発振回路のそれとの電圧差が大きくはないので
ローパスフィルタおよび電圧制御発振回路を駆動するこ
ともできる。さらに、基本発振回路は従来より低い電圧
の電源電圧のもとで発振するので、スイッチング時に放
散する妨害波のエネルギーレベルが小さく、しかも、シ
ンセサイザ回路との電源電圧差が大きくはないので基本
発振回路はシンセサイザ回路と協動することが可能であ
る。つまり、この発明のＩＣ化されたＰＬＬ周波数シン
セサイザは、従来通りの作動が可能であって、なおか
つ、高周波回路に対して与える不所望な影響が小さいも
のである。
【００１６】
【実施例】以下、この発明の構成のＰＬＬ周波数シンセ
サイザの一実施例を説明する。図１は、そのＰＬＬ周波
数シンセサイザを応用した実施例としての電子同調回路
のブロック図であり、従来例の図４に対応するものであ
る。ここで、１は高周波回路、２は基本発振回路、３は
シンセサイザ回路、４はローパスフィルタ（ＬＰＦ）、
５は電圧制御発振回路（ＶＣＯ）、６はマイクロコンピ
ュータ回路（ＭＰＵ）である。
サイザの一実施例を説明する。図１は、そのＰＬＬ周波
数シンセサイザを応用した実施例としての電子同調回路
のブロック図であり、従来例の図４に対応するものであ
る。ここで、１は高周波回路、２は基本発振回路、３は
シンセサイザ回路、４はローパスフィルタ（ＬＰＦ）、
５は電圧制御発振回路（ＶＣＯ）、６はマイクロコンピ
ュータ回路（ＭＰＵ）である。
【００１７】また、破線をもって示される電子同調ＰＬ
Ｌ周波数シンセサイザＩＣ７０は、基本発振回路２，シ
ンセサイザ回路３，ＬＰＦ４，ＶＣＯ５等からなるＰＬ
Ｌ周波数シンセサイザの回路を１つのＩＣ内に具備する
ものである。ただし、水晶発振器，容量の大きいコンデ
ンサ，高速大駆動能力のドライブ用トランジスタ等はＩ
Ｃ化できないので外付けされている（図では代表例とし
てコンデンサを表示している）。なお、図１の例では、
従来例と同様、さらに、高周波回路１の一部である周波
数混合回路１ｂをも、同一ＩＣ内に集積している。しか
し、ＩＣの電源用端子の数は増えており、外部から供給
される３種類の電源電圧ＨＦＶcc，ＳＶcc，ＯＳＣＶcc
を受けるために、３つの端子７０ａ，７０ｂ，７０ｃを
具備している。
Ｌ周波数シンセサイザＩＣ７０は、基本発振回路２，シ
ンセサイザ回路３，ＬＰＦ４，ＶＣＯ５等からなるＰＬ
Ｌ周波数シンセサイザの回路を１つのＩＣ内に具備する
ものである。ただし、水晶発振器，容量の大きいコンデ
ンサ，高速大駆動能力のドライブ用トランジスタ等はＩ
Ｃ化できないので外付けされている（図では代表例とし
てコンデンサを表示している）。なお、図１の例では、
従来例と同様、さらに、高周波回路１の一部である周波
数混合回路１ｂをも、同一ＩＣ内に集積している。しか
し、ＩＣの電源用端子の数は増えており、外部から供給
される３種類の電源電圧ＨＦＶcc，ＳＶcc，ＯＳＣＶcc
を受けるために、３つの端子７０ａ，７０ｂ，７０ｃを
具備している。
【００１８】高周波回路１は、アンテナが受信したＡＭ
波やＦＭ波等の高周波を受け選択された周波数の中間周
波信号を出力するものであるが、そのために、その高周
波を増幅する高周波増幅回路１ａ、中間周波信号を選択
するため高周波増幅回路１ａの出力に局所発振周波数信
号ＦＳを混合する周波数混合回路１ｂを具備する。そし
て、電源電圧としては、通常９Ｖ〜１２Ｖの電源電圧Ｈ
ＦＶccを受けて動作する。基本発振回路２は、水晶発振
器を用いて構成され、その働きによって温度変化や経時
変化の影響をほとんど受けない正確な周期を有する基本
周波数信号ＦＢを発生する。この基本発振回路２は、電
源電圧として、通常３Ｖ程度の電源電圧ＯＳＣＶccを受
けて動作するので、スイッチング時の雑音エネルギーが
小さくて、高周波回路１に与える妨害が少なくて済む。
波やＦＭ波等の高周波を受け選択された周波数の中間周
波信号を出力するものであるが、そのために、その高周
波を増幅する高周波増幅回路１ａ、中間周波信号を選択
するため高周波増幅回路１ａの出力に局所発振周波数信
号ＦＳを混合する周波数混合回路１ｂを具備する。そし
て、電源電圧としては、通常９Ｖ〜１２Ｖの電源電圧Ｈ
ＦＶccを受けて動作する。基本発振回路２は、水晶発振
器を用いて構成され、その働きによって温度変化や経時
変化の影響をほとんど受けない正確な周期を有する基本
周波数信号ＦＢを発生する。この基本発振回路２は、電
源電圧として、通常３Ｖ程度の電源電圧ＯＳＣＶccを受
けて動作するので、スイッチング時の雑音エネルギーが
小さくて、高周波回路１に与える妨害が少なくて済む。
【００１９】シンセサイザ回路３は、基本周波数信号Ｆ
Ｂを分周する可変分周回路３ａと、局所発振周波数信号
ＦＳを分周する可変分周回路３ｂと、これらの分周され
た信号の位相及び周期を比較する位相比較回路３ｃとを
具備する。さらに、シンセサイザ制御回路を具備して、
外部のＭＰＵ６からの制御パラメータ等を受け、それに
従って前記の分周回路３ａ，３ｂにおける分周比等を定
める。電源電圧としては、通常５Ｖ程度の電源電圧ＳＶ
ccを受けて動作するので、同程度の電源電圧ＭＰＵＶcc
の供給を受けるＭＰＵ６との整合がよい、また、電源電
圧ＨＦＶccと電源電圧ＯＳＣＶccとの中間の電圧なの
で、それらの電圧との差が少なく、基本発振回路２及び
ＬＰＦ４，ＶＣＯ５とも協動できる。
Ｂを分周する可変分周回路３ａと、局所発振周波数信号
ＦＳを分周する可変分周回路３ｂと、これらの分周され
た信号の位相及び周期を比較する位相比較回路３ｃとを
具備する。さらに、シンセサイザ制御回路を具備して、
外部のＭＰＵ６からの制御パラメータ等を受け、それに
従って前記の分周回路３ａ，３ｂにおける分周比等を定
める。電源電圧としては、通常５Ｖ程度の電源電圧ＳＶ
ccを受けて動作するので、同程度の電源電圧ＭＰＵＶcc
の供給を受けるＭＰＵ６との整合がよい、また、電源電
圧ＨＦＶccと電源電圧ＯＳＣＶccとの中間の電圧なの
で、それらの電圧との差が少なく、基本発振回路２及び
ＬＰＦ４，ＶＣＯ５とも協動できる。
【００２０】ＬＰＦ４は、位相比較回路３ｃからの比較
結果の信号を受け、これから不所望な高周波側の成分を
取り除いて、電圧制御発振回路５への制御信号を発生す
る。ＶＣＯ５は、ＬＰＦ４からの制御信号に従って、す
なわち、基本周波数信号ＦＢの分周された信号と局所発
振周波数信号ＦＳの分周された信号との比較結果に応じ
て、自身の出力信号である局所発振周波数信号ＦＳの周
波数を増減して、その比較結果が等しくなるように制御
する。電源電圧としては、高周波回路１と同じ電源電圧
ＨＦＶccを受けて動作するので、高周波回路１との整合
性がよく、そのため、高周波回路の性能を低下させるこ
とがない。
結果の信号を受け、これから不所望な高周波側の成分を
取り除いて、電圧制御発振回路５への制御信号を発生す
る。ＶＣＯ５は、ＬＰＦ４からの制御信号に従って、す
なわち、基本周波数信号ＦＢの分周された信号と局所発
振周波数信号ＦＳの分周された信号との比較結果に応じ
て、自身の出力信号である局所発振周波数信号ＦＳの周
波数を増減して、その比較結果が等しくなるように制御
する。電源電圧としては、高周波回路１と同じ電源電圧
ＨＦＶccを受けて動作するので、高周波回路１との整合
性がよく、そのため、高周波回路の性能を低下させるこ
とがない。
【００２１】ＭＰＵ６は、図では詳細構成が省略されて
いるが、通常マイクロコンピュータ等を具備し、装置の
操作による入力や表示のための出力等も行い、それに応
じて必要な制御パラメータ例えば分周比等をシンセサイ
ザ回路３へ設定したり、その状態例えばＰＬＬがロック
したか否か等を監視したりする。電源電圧としては、通
常電源電圧ＳＶccと同じ５Ｖ程度の電源電圧ＭＰＵＶcc
を受けて動作する。
いるが、通常マイクロコンピュータ等を具備し、装置の
操作による入力や表示のための出力等も行い、それに応
じて必要な制御パラメータ例えば分周比等をシンセサイ
ザ回路３へ設定したり、その状態例えばＰＬＬがロック
したか否か等を監視したりする。電源電圧としては、通
常電源電圧ＳＶccと同じ５Ｖ程度の電源電圧ＭＰＵＶcc
を受けて動作する。
【００２２】このような構成の下で、この電子同調回路
は、ＭＰＵ６において同調周波数が選択されると、１つ
の正確な周波数の基本周波数信号ＦＢから、その選択に
対応する正確な周波数の局所発振周波数信号ＦＳを発生
することができる。詳述すると、ＭＰＵ６において同調
周波数が選択されて１つの周波数が決定されると、それ
に対応した制御パラメータがシンセサイザ回路３に設定
される。これによって、可変分周回路３ａ，３ｂにおけ
る分周比が定まる。この状態で、可変分周回路３ｂ、位
相比較回路３ｃ、ＬＰＦ４、ＶＣＯ５が構成するフィー
ドバックループにより局所発振周波数信号ＦＳの周波数
が制御されて、正確な周波数の基本周波数信号ＦＢから
分周比の比に正確に従う周波数の局所発振周波数信号Ｆ
Ｓが生成される。基本周波数信号ＦＢが１０．２４ＭＨ
ｚとして具体的な数値例をあげると、局所発振周波数信
号ＦＳに１６．２７ＭＨｚが欲しいときは可変分周回路
３ａ，３ｂにそれぞれ分周比２０４８と３２５４を設定
し、１６．７２５ＭＨｚが欲しいときは可変分周回路３
ａ，３ｂにそれぞれ分周比２０４８と３３４５を設定す
ればよい。
は、ＭＰＵ６において同調周波数が選択されると、１つ
の正確な周波数の基本周波数信号ＦＢから、その選択に
対応する正確な周波数の局所発振周波数信号ＦＳを発生
することができる。詳述すると、ＭＰＵ６において同調
周波数が選択されて１つの周波数が決定されると、それ
に対応した制御パラメータがシンセサイザ回路３に設定
される。これによって、可変分周回路３ａ，３ｂにおけ
る分周比が定まる。この状態で、可変分周回路３ｂ、位
相比較回路３ｃ、ＬＰＦ４、ＶＣＯ５が構成するフィー
ドバックループにより局所発振周波数信号ＦＳの周波数
が制御されて、正確な周波数の基本周波数信号ＦＢから
分周比の比に正確に従う周波数の局所発振周波数信号Ｆ
Ｓが生成される。基本周波数信号ＦＢが１０．２４ＭＨ
ｚとして具体的な数値例をあげると、局所発振周波数信
号ＦＳに１６．２７ＭＨｚが欲しいときは可変分周回路
３ａ，３ｂにそれぞれ分周比２０４８と３２５４を設定
し、１６．７２５ＭＨｚが欲しいときは可変分周回路３
ａ，３ｂにそれぞれ分周比２０４８と３３４５を設定す
ればよい。
【００２３】このようにしてＶＣＯ５から出力された局
所発振周波数信号ＦＳは、周波数混合回路１ｂに送ら
れ、そこで増幅された高周波と混合されて、中間周波信
号を選択するために用いられる。したがって、この発明
の構成の電子同調ＰＬＬ周波数シンセサイザＩＣ７０を
用いた電子同調回路は、従来と同様の信号処理を行うこ
とが可能であり、しかも、基本発振回路２からの高周波
回路１に対する妨害波が減少した分だけ、性能が向上し
ている。なお、シンセサイザ回路３の全ての要素を電源
電圧ＳＶccで動作させる必要はなく、例えば、可変分周
回路３ａ等は基本発振回路２と同じ電源電圧ＯＳＣＶcc
で動作させても同様の作用効果である。
所発振周波数信号ＦＳは、周波数混合回路１ｂに送ら
れ、そこで増幅された高周波と混合されて、中間周波信
号を選択するために用いられる。したがって、この発明
の構成の電子同調ＰＬＬ周波数シンセサイザＩＣ７０を
用いた電子同調回路は、従来と同様の信号処理を行うこ
とが可能であり、しかも、基本発振回路２からの高周波
回路１に対する妨害波が減少した分だけ、性能が向上し
ている。なお、シンセサイザ回路３の全ての要素を電源
電圧ＳＶccで動作させる必要はなく、例えば、可変分周
回路３ａ等は基本発振回路２と同じ電源電圧ＯＳＣＶcc
で動作させても同様の作用効果である。
【００２４】また、この発明の他の構成の実施例を、図
２に示すが、図１の実施例との相違は、端子７０ｃを介
して外部にコンデンサＣｃ等からなる平滑回路が接続さ
れることと、端子７０ｂと端子７０ｃとの間でＩＣ内に
抵抗Ｒｃ等からなる降圧回路を有することである。この
ような構成により、図１の実施例における電源電圧ＯＳ
ＣＶccと同等の電源電圧が、端子７０ｃを介して基本発
振回路２等に供給されるので、その作用効果は上述の実
施例におけるものと全く同様である。
２に示すが、図１の実施例との相違は、端子７０ｃを介
して外部にコンデンサＣｃ等からなる平滑回路が接続さ
れることと、端子７０ｂと端子７０ｃとの間でＩＣ内に
抵抗Ｒｃ等からなる降圧回路を有することである。この
ような構成により、図１の実施例における電源電圧ＯＳ
ＣＶccと同等の電源電圧が、端子７０ｃを介して基本発
振回路２等に供給されるので、その作用効果は上述の実
施例におけるものと全く同様である。
【００２５】また、この発明の別の構成の実施例を、図
３に示すが、図１の実施例との相違は、端子７０ｂを介
して外部にコンデンサＣｂ等からなる平滑回路が接続さ
れることと、端子７０ｃを介して外部にコンデンサＣｃ
等からなる平滑回路が接続されることと、端子７０ａと
端子７０ｂとの間でＩＣ内に抵抗Ｒｂ等からなる降圧回
路を有することと、端子７０ｂと端子７０ｃとの間でＩ
Ｃ内に抵抗Ｒｃ等からなる降圧回路を有することであ
る。
３に示すが、図１の実施例との相違は、端子７０ｂを介
して外部にコンデンサＣｂ等からなる平滑回路が接続さ
れることと、端子７０ｃを介して外部にコンデンサＣｃ
等からなる平滑回路が接続されることと、端子７０ａと
端子７０ｂとの間でＩＣ内に抵抗Ｒｂ等からなる降圧回
路を有することと、端子７０ｂと端子７０ｃとの間でＩ
Ｃ内に抵抗Ｒｃ等からなる降圧回路を有することであ
る。
【００２６】このような構成により、図１の実施例にお
ける電源電圧ＳＶccと同等の電源電圧が端子７０ｂを介
してシンセサイザ回路３等に供給され、さらに電源電圧
ＯＳＣＶccと同等の電源電圧が端子７０ｃを介して基本
発振回路２等に供給されるので、その作用効果は上述の
実施例におけるものと全く同様である。なお、上述の他
の構成，別の構成の実施例における内蔵の降圧回路又は
外部の平滑回路に並列に、ツェナーダイオード等からな
る基準電圧発生回路が、ＩＣ内に内蔵され又は端子７０
ｂ，７０ｃを介して外部に接続されていてもよい。
ける電源電圧ＳＶccと同等の電源電圧が端子７０ｂを介
してシンセサイザ回路３等に供給され、さらに電源電圧
ＯＳＣＶccと同等の電源電圧が端子７０ｃを介して基本
発振回路２等に供給されるので、その作用効果は上述の
実施例におけるものと全く同様である。なお、上述の他
の構成，別の構成の実施例における内蔵の降圧回路又は
外部の平滑回路に並列に、ツェナーダイオード等からな
る基準電圧発生回路が、ＩＣ内に内蔵され又は端子７０
ｂ，７０ｃを介して外部に接続されていてもよい。
【００２７】
【発明の効果】以上の説明から明らかなように、この発
明の構成のＰＬＬ周波数シンセサイザにあっては、高速
で急峻にスイッチングする基本発振回路の電源電圧を下
げてその動作レベルを下げ、輻射や回り込み等による不
所望な影響の原因となる高調波成分による妨害波を抑制
することができる。その結果、高周波回路への影響が小
さいＰＬＬ周波数シンセサイザを実現し高性能な電子同
調ＰＬＬ周波数シンセサイザＩＣを提供することがで
き、電子同調チューナ開発設計工数の短縮や装置の性
能，信頼性の向上にも貢献することができる。
明の構成のＰＬＬ周波数シンセサイザにあっては、高速
で急峻にスイッチングする基本発振回路の電源電圧を下
げてその動作レベルを下げ、輻射や回り込み等による不
所望な影響の原因となる高調波成分による妨害波を抑制
することができる。その結果、高周波回路への影響が小
さいＰＬＬ周波数シンセサイザを実現し高性能な電子同
調ＰＬＬ周波数シンセサイザＩＣを提供することがで
き、電子同調チューナ開発設計工数の短縮や装置の性
能，信頼性の向上にも貢献することができる。
【図１】この発明の構成のＰＬＬ周波数シンセサイザを
用いた一実施例としての電子同調回路のブロック図であ
る。
用いた一実施例としての電子同調回路のブロック図であ
る。
【図２】この発明の他の構成のＰＬＬ周波数シンセサイ
ザを用いた他の実施例としての電子同調回路のブロック
図である。
ザを用いた他の実施例としての電子同調回路のブロック
図である。
【図３】この発明の別の構成のＰＬＬ周波数シンセサイ
ザを用いた別の実施例としての電子同調回路のブロック
図である。
ザを用いた別の実施例としての電子同調回路のブロック
図である。
【図４】従来の構成のＰＬＬ周波数シンセサイザを用い
た電子同調回路のブロック図である。
た電子同調回路のブロック図である。
【符号の説明】 １…高周波回路 ２…基本発振回路 ３…シンセサイザ回路 ４…ローパスフィルタ回路 ５…電圧制御発振回路 ６…マイクロコンピュータ回路 ７…電子同調ＰＬＬ周波数シンセサイザＩＣ ７０…電子同調ＰＬＬ周波数シンセサイザＩＣ ＦＢ…基本周波数信号 ＦＳ…局所発振周波数信号
Claims (3)
- 【請求項１】基本発振回路の発生する基本周波数信号を
外部から設定された第１の分周比で分周し、電圧制御発
振回路の発生する局所発振周波数信号を外部から設定さ
れた第２の分周比で分周し、これらの分周された信号を
位相比較回路で比較し、その比較結果が等しくなるよう
に前記電圧制御発振回路を制御するＰＬＬにより、高周
波回路用の前記局所発振周波数信号を発生する、ＩＣ化
されたＰＬＬ周波数シンセサイザにおいて、 第１，第２，第３の端子を備え、第１の端子を介する外
部からの第１の電源電圧を前記電圧制御発振回路（又
は、前記電圧制御発振回路及び前記高周波回路）に供給
し、第１の電源電圧より低い、第２の端子を介する外部
からの第２の電源電圧を前記位相比較回路に供給し、第
１の電源電圧より低い、第３の端子を介する外部からの
第３の電源電圧を前記基本発振回路に供給することを特
徴とするＰＬＬ周波数シンセサイザ。 - 【請求項２】基本発振回路の発生する基本周波数信号を
外部から設定された第１の分周比で分周し、電圧制御発
振回路の発生する局所発振周波数信号を外部から設定さ
れた第２の分周比で分周し、これらの分周された信号を
位相比較回路で比較し、その比較結果が等しくなるよう
に前記電圧制御発振回路を制御するＰＬＬにより、高周
波回路用の前記局所発振周波数信号を発生する、ＩＣ化
されたＰＬＬ周波数シンセサイザにおいて、 第１，第２，第３の端子を備え、第１の端子を介する外
部からの第１の電源電圧を前記電圧制御発振回路（又
は、前記電圧制御発振回路及び前記高周波回路）に供給
し、第１の電源電圧より低い、第２の端子を介する外部
からの第２の電源電圧を前記位相比較回路に供給し、第
２，第３の端子間に降圧回路を内蔵し、第３の端子を介
して外部に平滑回路を接続され、第３の端子の電圧を第
３の電源電圧として前記基本発振回路に供給することを
特徴とするＰＬＬ周波数シンセサイザ。 - 【請求項３】基本発振回路の発生する基本周波数信号を
外部から設定された第１の分周比で分周し、電圧制御発
振回路の発生する局所発振周波数信号を外部から設定さ
れた第２の分周比で分周し、これらの分周された信号を
位相比較回路で比較し、その比較結果が等しくなるよう
に前記電圧制御発振回路を制御するＰＬＬにより、高周
波回路用の前記局所発振周波数信号を発生する、ＩＣ化
されたＰＬＬ周波数シンセサイザにおいて、 第１，第２，第３の端子を備え、第１の端子を介する外
部からの第１の電源電圧を前記電圧制御発振回路（又
は、前記電圧制御発振回路及び前記高周波回路）に供給
し、第１，第２の端子間に第１の降圧回路を内蔵し第２
の端子を介して外部に第１の平滑回路を接続され第２の
端子の電圧を第２の電源電圧として前記位相比較回路に
供給し、第２，第３の端子間に第２の降圧回路を内蔵し
第３の端子を介して外部に第２の平滑回路を接続され第
３の端子の電圧を第３の電源電圧として前記基本発振回
路に供給することを特徴とするＰＬＬ周波数シンセサイ
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319982A JP2579260B2 (ja) | 1991-11-07 | 1991-11-07 | Ｐｌｌ周波数シンセサイザおよびチューナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319982A JP2579260B2 (ja) | 1991-11-07 | 1991-11-07 | Ｐｌｌ周波数シンセサイザおよびチューナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129950A true JPH05129950A (ja) | 1993-05-25 |
| JP2579260B2 JP2579260B2 (ja) | 1997-02-05 |
Family
ID=18116425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3319982A Expired - Fee Related JP2579260B2 (ja) | 1991-11-07 | 1991-11-07 | Ｐｌｌ周波数シンセサイザおよびチューナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2579260B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104753529A (zh) * | 2013-12-27 | 2015-07-01 | 精工爱普生株式会社 | 振荡电路、振荡器、电子设备、移动体和振荡器频率调整方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5052950A (ja) * | 1973-09-10 | 1975-05-10 | ||
| JPH033421A (ja) * | 1989-05-31 | 1991-01-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1991
- 1991-11-07 JP JP3319982A patent/JP2579260B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5052950A (ja) * | 1973-09-10 | 1975-05-10 | ||
| JPH033421A (ja) * | 1989-05-31 | 1991-01-09 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104753529A (zh) * | 2013-12-27 | 2015-07-01 | 精工爱普生株式会社 | 振荡电路、振荡器、电子设备、移动体和振荡器频率调整方法 |
| JP2015128220A (ja) * | 2013-12-27 | 2015-07-09 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器、移動体及び発振器の周波数調整方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2579260B2 (ja) | 1997-02-05 |
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