JPH05129957A

JPH05129957A - 減衰回路および集積回路

Info

Publication number: JPH05129957A
Application number: JP31349091A
Authority: JP
Inventors: Masato Tanaka; 正人田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-11-01
Filing date: 1991-11-01
Publication date: 1993-05-25

Abstract

(57)【要約】【目的】リニアな減衰比を得る。【構成】コントロール回路８において、例えばマイク
ロコンピュータ（図示せず）より出力される制御信号に
したがって、スイッチ４およびスイッチ６が切り換えら
れ、接点が選択される。出力端子７から見たインピーダ
ンス（出力インピーダンス）は、スイッチ４および６に
より選択された接点により複雑に変化するが、コントロ
ール回路８において、スイッチ部１０のスイッチ１０ａ
乃至１０ｄがオン／オフ制御され、直列回路１１の抵抗
値（出力端子７と出力端子１２の間の抵抗値）が、出力
端子７から見たインピーダンスの変化を補正するように
変化し、出力端子１２から見たインピーダンスの変動が
抑えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力された信号のレベ
ルを減衰して出力する減衰回路を出力段に設けた例えば
Ｄ／Ａコンバータなどの集積回路に用いて好適な減衰回
路、並びに集積回路に関する。

【０００２】

【従来の技術】図７は、従来のアッテネータの一例の構
成を示す回路図である。入力端子２は、抵抗３ａと抵抗
３ｂとが接続された直列回路３の抵抗３ａ側の一端と接
続されている。スイッチ４は、接点４ａ、即ち入力端子
２と直列回路３との接続点（入力端子２と抵抗３ａとの
接続点）、接点４ｂ、即ち抵抗３ａと抵抗３ｂとの接続
点、もしくは接点４ｃ、即ち直列回路３の他の一端（抵
抗３ｂ側の一端）のいずれかを選択し、選択した接点
（接続点）と、抵抗５ａ乃至５ｄが直列に接続された直
列回路５の抵抗５ａ側の一端とを接続する。スイッチ６
は、接点６ａ、即ちスイッチ４と直列回路５との接続点
（スイッチ４と抵抗５ａとの接続点）、接点６ｂ、即ち
抵抗５ａと抵抗５ｂとの接続点、接点６ｃ、即ち抵抗５
ｂと抵抗５ｃとの接続点、もしくは接点６ｄ、即ち抵抗
５ｃと抵抗５ｄとの接続点のいずれかを選択し、選択し
た接点（接続点）と出力端子７とを接続する。直列回路
５の他の一端（抵抗５ｄ側の一端）は、グランド（ＧＮ
Ｄ）におとされている。

【０００３】コントロール回路３１は、例えばマイクロ
コンピュータの入出力インターフェイス（図示せず）と
接続されており、そこからの制御信号にしたがってスイ
ッチ４およびスイッチ６を制御する。

【０００４】このような構成のアッテネータにおいて、
入力端子２に電圧ｖ_iを供給する信号源９を接続した場
合、出力端子７が開放状態であるとき、出力端子７に出
力される電圧ｖ_oは、スイッチ６が選択した接点とグラ
ンドの間の抵抗値（抵抗５ａ乃至５ｄの直列抵抗値（そ
れぞれの抵抗値を加算した値）Ｒ_5a＋Ｒ_5b＋Ｒ_5c＋
Ｒ_5d、抵抗５ｂ乃至５ｄの直列抵抗値Ｒ_5b＋Ｒ_5c＋
Ｒ_5d、抵抗５ｃ，５ｄの直列抵抗値Ｒ_5c＋Ｒ_5d、もしく
は抵抗５ｄの抵抗値Ｒ_5d）対、抵抗５ａ乃至５ｄの直列
抵抗値Ｒ_5a＋Ｒ_5b＋Ｒ_5c＋Ｒ_5dと、入力端子２とスイッ
チ４が選択した接点の間の抵抗値（０、抵抗３ａの抵抗
値Ｒ_3a、もしくは抵抗３ａ，３ｂの直列抵抗値Ｒ_3a＋Ｒ
_3b）とを加算した抵抗値の比で、電圧ｖ_iを分圧した電
圧、即ち電圧ｖ_iを減衰させた電圧になる。

【０００５】例えば２ｄＢステップで−２２ｄＢ乃至０
ｄＢの範囲の減衰比を有するアッテネータを、例えばＭ
ＯＳＩＣ上で実現する場合、抵抗３ａ，３ｂおよび抵抗
５ａ乃至５ｂの抵抗値Ｒ_3a，Ｒ_3bおよびＲ_5a乃至Ｒ
_5dは、次のような方法で決定する。

【０００６】まず最初に、直列回路５の抵抗値Ｒ_5a＋Ｒ
_5b＋Ｒ_5c＋Ｒ_5dを例えば２０ｋΩにする。この抵抗値
は、ＭＯＳで製作できる範囲であれば良い。２ｄＢステ
ップの減衰比を得るには、直列回路５の抵抗５ｂ乃至５
ｄの直列抵抗値Ｒ_5b＋Ｒ_5c＋Ｒ_5dと、直列回路５の抵抗
値Ｒ_5a＋Ｒ_5b＋Ｒ_5c＋Ｒ_5dとの比が−２ｄＢ（約０．７
９５：１）になり、抵抗５ｃ，５ｄの直列抵抗値Ｒ_5c＋
Ｒ_5dと、直列回路５の抵抗値Ｒ_5a＋Ｒ_5b＋Ｒ_5c＋Ｒ_5dと
の比が−４ｄＢ（約０．６３：１）になり、抵抗５ｄの
抵抗値Ｒ_5dと、直列回路５の抵抗値Ｒ_5a＋Ｒ_5b＋Ｒ_5c＋
Ｒ_5dとの比が−６ｄＢ（約０．５：１）になるように、
即ちスイッチ６の接点６ａ乃至６ｄにおいて、直列回路
５に印加された電圧が２ｄＢずつ分圧されるように抵抗
値Ｒ_5a乃至Ｒ_5dを設定する。従って、Ｒ_5aは４．１ｋ
Ω、Ｒ_5bは３．３ｋΩ、Ｒ_5cは２．６ｋΩ、Ｒ_5dは１０
ｋΩになる。

【０００７】このように、直列回路５において、２ｄＢ
ステップで−６ｄＢ乃至０ｄＢの範囲の減衰比が得られ
るように設定した後、スイッチ４により接点４ｂが選択
された場合、直列回路５の抵抗値Ｒ_5a＋Ｒ_5b＋Ｒ_5c＋Ｒ
_5dと、直列回路３の抵抗３ａと直列回路５との直列抵抗
値Ｒ_3a＋（Ｒ_5a＋Ｒ_5b＋Ｒ_5c＋Ｒ_5d）との比が−８ｄＢ
（約０．４：１）になり、スイッチ４により接点４ｃが
選択された場合、直列回路５の抵抗値Ｒ_5a＋Ｒ_5b＋Ｒ_5c
＋Ｒ_5dと、直列回路３と直列回路５との直列抵抗値（Ｒ
_3a＋Ｒ_3b）＋（Ｒ_5a＋Ｒ_5b＋Ｒ_5c＋Ｒ_5d）との比が−１
６ｄＢ（約０．１６：１）になるように、即ちスイッチ
４の接点４ｂおよび４ｃにおいて、入力端子２に印加さ
れた電圧が８ｄＢずつ分圧されるように抵抗値Ｒ_3aおよ
びＲ_3bを設定する。従って、Ｒ_3aは３０．２ｋΩ、Ｒ_3b
は７６ｋΩになる。

【０００８】このようにして設計されたアッテネータ
は、例えばＤＡＴなどにおいて、テープから再生したデ
ィジタル信号をＤ／ＡコンバータによりＤ／Ａ変換処理
し、そこから出力されるアナログ信号の信号レベルを減
衰（調整）するために、Ｄ／Ａコンバータの出力段など
に用いられる。

【０００９】

【発明が解決しようとする課題】しかしながら、出力端
子７側からみたインピーダンス（出力インピーダンス）
は、スイッチ６が選択した接点からスイッチ４と直列回
路５との接続点までの間の抵抗値（０、抵抗５ａの抵抗
値Ｒ_5a、抵抗５ａ，５ｂの直列抵抗値Ｒ_5a＋Ｒ_5b、もし
くは抵抗５ａ乃至５ｃの直列抵抗値Ｒ_5a＋Ｒ_5b＋Ｒ_5c）
と、スイッチ４が選択した接続点から入力端子２までの
間の抵抗値（０、抵抗３ａの抵抗値Ｒ_3a、もしくは抵抗
３ａ，３ｂの直列抵抗値Ｒ_3a＋Ｒ_3b）とを加算した抵抗
値、およびスイッチ６が選択した接続点からグランドま
での間の抵抗値の並列抵抗値（それぞれの抵抗値の逆数
を加算し、その逆数をとった値）になる。

【００１０】従って、図８に示すように、スイッチ４お
よび６により選択される接点が変化すると、出力インピ
ーダンス（出力端子７から見たインピーダンス）は複雑
に変化するので、この出力インピーダンスと比較して、
後段（出力端子７の後）に接続する回路の入力インピー
ダンスが十分大きい値でない例えば１０ｋΩ程度の場
合、複雑に変化する出力インピーダンスに対応して、出
力端子７から後段の回路に電流が流れ込み、出力端子７
に出力される電圧ｖ_Oが変化し、設計した減衰比（出力
端子７が開放時の減衰比）と比較して、リニアな減衰比
を得ることができない課題があった。

【００１１】そこで、出力インピーダンスの変化を単純
にするために、スイッチ４と直列回路５との接続点に入
力端子２を接続して、直列回路３およびスイッチ４を取
り除き、直列回路５およびスイッチ６によりアッテネー
タを構成する方法があるが、このようにすると、減衰比
のダイナミックレンジが小さくなる課題があった。

【００１２】これを解決するために、直列回路５におい
て直列に接続される抵抗数と、直列に接続される抵抗と
スイッチ６との接続点数（スイッチ６の接点数）を増加
させる方法がある。しかしながら、このアッテネータを
１チップの半導体基板上に構成する場合、スイッチ６
は、例えば電解効果トランジスタ（ＦＥＴ）などにより
構成されるので、その接点数を増加させると、ＦＥＴの
ゲートおよびドレイン間、並びにゲートおよびソース間
の容量が増加し、その容量の影響によりＳ／Ｎが劣化す
る課題があった。

【００１３】また、出力端子７から後段に接続する回路
に電流が流れ込まないように、出力端子７に、入力イン
ピーダンスの大きい例えばＭＯＳのオペアンプをボルテ
ージホロアにして接続し、その後に、本来出力端子７に
接続する回路を接続する方法がある。しかしながらこの
方法は、アッテネータが、例えばＤＡＴに内蔵されるＤ
／Ａコンバータの出力段に用いられ、ボルテージホロア
のＭＯＳのオペアンプの出力がヘッドフォンに供給され
る場合、その出力の信号レベルを小さくする必要がある
が、ＭＯＳのオペアンプのＳ／Ｎの影響を受け、ヘッド
フォンに供給する信号のＳ／Ｎが劣化する課題があっ
た。

【００１４】そこで、Ｓ／Ｎの良いバイポーラのオペア
ンプをアッテネータの出力端子７に接続する方法もある
が、このアッテネータとバイポーラのオペアンプとを一
体化して１チップの半導体基板上に構成する場合、アッ
テネータおよびＤ／Ａコンバータは、一般的にＭＯＳに
より構成されるので、１チップ上にＭＯＳとバイポーラ
とで回路を構成しなければならなくなり、製造行程が複
雑になるだけでなく、コストが高くなる課題があった。

【００１５】本発明は、このような状況に鑑みてなされ
たものであり、出力インピーダンスの変動を抑え、リニ
アな減衰比を得ることができるようにするものである。

【００１６】

【課題を解決するための手段】請求項１に記載の減衰回
路は、信号を分圧して減衰する直列または並列に接続し
た複数の抵抗を有する例えば抵抗３ａ，３ｂおよび抵抗
５ａ乃至５ｄなどよりなる分圧手段と、抵抗３ａ，３ｂ
および抵抗５ａ乃至５ｄの接続点を選択する例えばスイ
ッチ４および６などよりなる選択手段と、選択された抵
抗３ａ，３ｂおよび抵抗５ａ乃至５ｄの接続点に接続す
る複数の抵抗を有する例えば抵抗１１ａ乃至１１ｄなど
よりなるインピーダンス補正手段と、選択された抵抗３
ａ，３ｂおよび抵抗５ａ乃至５ｄの接続点から見たイン
ピーダンスに対応して抵抗１１ａ乃至１１ｄのインピー
ダンスを制御する例えばスイッチ１０ａ乃至１０ｄなど
よりなる制御手段とを備えることを特徴とする。

【００１７】請求項２に記載の減衰回路は、抵抗３ａ，
３ｂおよび抵抗５ａ乃至５ｄ、スイッチ４および６、抵
抗１１ａ乃至１１ｄ、およびスイッチ１０ａ乃至１０ｄ
は、すべて１チップの半導体基板上に一体的に構成され
ていることを特徴とする。

【００１８】請求項３に記載の集積回路は、ディジタル
信号をアナログ信号に変換して出力する例えばＤ／Ａコ
ンバータ２２、アンプ２３およびローパスフィルタ２４
などよりなるＤ／Ａ変換手段と、出力されたアナログ信
号を分圧して減衰する直列または並列に接続した複数の
抵抗を有する例えば抵抗３ａ，３ｂおよび抵抗５ａ乃至
５ｄなどよりなる分圧手段と、抵抗３ａ，３ｂおよび抵
抗５ａ乃至５ｄの接続点を選択する例えばスイッチ４お
よび６などよりなる選択手段と、選択された抵抗３ａ，
３ｂおよび抵抗５ａ乃至５ｄの接続点に接続する複数の
抵抗を有する例えば抵抗１１ａ乃至１１ｄなどよりなる
インピーダンス補正手段と、選択された抵抗３ａ，３ｂ
および抵抗５ａ乃至５ｄの接続点から見たインピーダン
スに対応して抵抗１１ａ乃至１１ｄインピーダンスのイ
ンピーダンスを制御する例えばスイッチ１０ａ乃至１０
ｄなどよりなる制御手段とを備え、Ｄ／Ａコンバータ２
２、アンプ２３およびローパスフィルタ２４、抵抗３
ａ，３ｂおよび抵抗５ａ乃至５ｄ、スイッチ４および
６、抵抗１１ａ乃至１１ｄ、およびスイッチ１０ａ乃至
１０ｄは、すべて１チップの半導体基板上に一体的に構
成されていることを特徴とする。

【００１９】

【作用】請求項１に記載の減衰回路においては、信号を
分圧して減衰する直列または並列に接続した抵抗３ａ，
３ｂおよび５ａ乃至５ｂの接続点を選択し、その接続点
から見たインピーダンスに対応して、その接続点に接続
する抵抗１１ａ乃至１１ｂのインピーダンスを制御す
る。従って、抵抗１１ａ乃至１１ｂを介して見たインピ
ーダンスの変動が抑えられ、常にリニアな減衰比を得る
ことができる。

【００２０】請求項２に記載の減衰回路においては、抵
抗３ａ，３ｂ、抵抗５ａ乃至５ｂ、スイッチ４，６、抵
抗１１ａ乃至１１ｄ、およびスイッチ１０ａ乃至１０ｄ
は、すべて１チップの半導体基板上に一体的に構成され
ている。従って、回路を小型に構成することができる。

【００２１】請求項３に記載の集積回路においては、デ
ィジタル信号をアナログ信号に変換するＤ／Ａコンバー
タ２２、アンプ２３、およびローパスフィルタ２４より
出力されたアナログ信号を分圧して減衰する直列または
並列に接続した抵抗３ａ，３ｂおよび５ａ乃至５ｂの接
続点を選択し、その接続点から見たインピーダンスに対
応して、その接続点に接続する抵抗１１ａ乃至１１ｂの
インピーダンスを制御する。そして、Ｄ／Ａコンバータ
２２、アンプ２３、ローパスフィルタ２４、抵抗３ａ，
３ｂ、抵抗５ａ乃至５ｄ、スイッチ４，６、抵抗１１ａ
乃至１１ｄ、およびスイッチ１０ａ乃至１０ｄは、すべ
て１チップの半導体基板上に一体的に構成されている。
従って、回路の出力インピーダンスの変動を抑えること
ができ、且つ回路を小型に構成することができる。

【００２２】

【実施例】図１は、本発明の減衰回路の一実施例の構成
を示す回路図である。図７における場合と対応する部分
には、同一の符号を付してあり、抵抗３ａ，３ｂおよび
抵抗５ａ乃至５ｄの抵抗値は、前述した設計値とされて
いる。出力端子７に、抵抗１１ａ乃至１１ｄを直列に接
続した直列回路１１が接続され、その各抵抗（抵抗１１
ａ乃至１１ｄ）に、スイッチ１０ａ乃至１０ｄが並列に
接続されている。コントロール回路８は、スイッチ４お
よびスイッチ６の他にスイッチ部１０のスイッチ１０ａ
乃至１０ｄを制御する。スイッチ部１０のスイッチ１０
ａ乃至１０ｄは、コントロール回路８に制御され、オン
／オフすることにより出力端子７と出力端子１２の間の
抵抗値（インピーダンス）を変化させる。

【００２３】抵抗３ａ，３ｂ、抵抗５ａ乃至５ｄおよび
抵抗１１ａ乃至１１ｄは、例えば薄膜抵抗などよりな
り、スイッチ４，６およびスイッチ１０ａ乃至１０ｄ
は、例えば図６に示すようにＮＭＯＳの電解効果トラン
ジスタ（ＦＥＴ）およびＰＭＯＳのＦＥＴのドレインと
ドレインおよびソースとソースが接続されたアナログス
イッチよりなり、すべて例えばＭＯＳなどの１チップの
半導体基板上に、容易に構成することができる。さら
に、コントロール回路８は、例えばマイコンなどよりな
り、必要に応じて、これも一体化することができるが、
別体としても良い。

【００２４】次に、その動作について説明する。コント
ロール回路８において、例えばマイクロコンピュータ
（図示せず）より出力される制御信号にしたがって、ス
イッチ４およびスイッチ６が制御され（切り換えら
れ）、接点が選択される。前述したように、出力端子７
からみたインピーダンス（出力インピーダンス）は、ス
イッチ４および６により選択された接点により複雑に変
化するが、コントロール回路８において、出力端子１２
から見たインピーダンスが変化しないように、図８に示
した出力インピーダンスの、例えば最大値（１６．８３
ｋΩ）前後になるように、スイッチ部１０のスイッチ１
０ａ乃至１０ｄが制御される。

【００２５】ここで、直列回路１１の抵抗１１ａ乃至１
１ｄの抵抗値は次のように設定する。最小の抵抗値をｒ
とし、ｒステップで直列回路１１の抵抗値を変化させる
場合、ｒの次に２ｒ，４ｒ，・・・，２^Nｒ，・・・の
抵抗値を有する抵抗が必要になる（但し、Ｎは０以上の
整数であり、図１の実施例の場合、Ｎ＝３とされてい
る）。出力端子１２から見たインピーダンスが、常に、
前述した１６．８３ｋΩ前後になるようにするには、出
力端子７から見たインピーダンスの最大値と最小値との
差と、抵抗１０ａ乃至１０ｄの直列抵抗値の最大値とが
ほぼ等しくなるようにすれば良い。即ち、出力端子７か
ら見たインピーダンスの最大値は１６．８３ｋΩ、最小
値は０ｋΩであり（図２および図８）、本実施例のおい
て、直列回路１１は、抵抗１１ａ乃至１１ｄの４つの抵
抗が直列に接続されているので、その最大の抵抗値（ス
イッチ１０ａ乃至１０ｄがすべてオフになったときの抵
抗値）ｒ＋２ｒ＋４ｒ＋８ｒ、即ち１５ｒと、１６．８
３−０ｋΩ、即ち１６．８３ｋΩがほぼ等しくなるよう
にすれば良い。従って、本実施例では、ｒは１．１ｋΩ
に設定する。

【００２６】コントロール回路８において、図２に示す
ようにスイッチ部１０のスイッチ１０ａ乃至１０ｄがオ
ン／オフ制御され、直列回路１１の抵抗値（出力端子７
と出力端子１２の間の抵抗値）が変化し、出力端子７か
ら見たインピーダンスの変化が補正され、出力端子１２
から見たインピーダンスの変動が抑えられる。

【００２７】図２において、表中の「スイッチ部１０の
状態」の欄の４桁の数字（０と１）は、スイッチ部１０
のスイッチ１０ａがオン（短絡）状態の時は１、オフ
（開放）状態の時は０、スイッチ１０ｂがオン状態の時
は１、オフ状態の時は０、スイッチ１０ｃがオン状態の
時は１、オフ状態の時は０、スイッチ１０ｄがオン状態
の時は１、オフ状態の時は０とし、スイッチ１０ａ乃至
１０ｄの状態を左から順番に表している。また、補正イ
ンピーダンスは、スイッチ部１０の状態により変化する
出力端子７と出力端子１２の間の抵抗値（インピーダン
ス）を表している。

【００２８】スイッチ４において、接点４ａが選択さ
れ、スイッチ６において、接点６ａが選択された場合、
出力端子１２が無限の入力インピーダンスを有する回路
に接続されているとき、即ち開放状態のとき、減衰比
は、設計した減衰比、即ち０ｄＢになる。このとき、出
力端子７から見たインピーダンスは０Ωになるので、出
力端子１２から見たインピーダンスが、前述したよう
に、出力端子７から見たインピーダンスの最大値である
１６．８３ｋΩに近くなるように補正される。従って、
コントロール回路８により、スイッチ１０ａ乃至１０ｄ
がすべてオフ状態にされ（図２において、００００で示
す）、出力端子７と出力端子１２の間の抵抗値は、抵抗
１１ａ乃至１１ｄの抵抗値をすべて加算した抵抗値１５
ｒ（＝ｒ＋２ｒ＋４ｒ＋８ｒ）になる。従って、ｒは
１．１ｋΩなので、補正インピーダンスは１６．５（１
５×１．１）ｋΩになり、出力端子１２から見たインピ
ーダンスは、この補正インピーダンスと出力端子７から
見たインピーダンスを加算したインピーダンス、即ち１
６．５（１６．５＋０）ｋΩになる。

【００２９】以下同様して、スイッチ４において、接点
４ａが選択され、スイッチ６において、接点６ｂが選択
された場合、出力端子１２が開放状態のとき、減衰比は
−２ｄＢになる。このとき、出力端子７から見たインピ
ーダンスは３．２６ｋΩになるので、出力端子１２から
見たインピーダンスが、出力端子７から見たインピーダ
ンスの最大値である１６．８３ｋΩに近くなるように補
正される。従って、コントロール回路８により、スイッ
チ１０ａ，１０ｂがオフ状態にされ、スイッチ１０ｃ，
１０ｄがオン状態にされ（図２において、００１１で示
す）、補正インピーダンスは、抵抗１１ａおよび１１ｂ
の抵抗値を加算した１３．２ｋΩになる。従って、出力
端子１２から見たインピーダンスは、１６．４６ｋΩに
なる。

【００３０】スイッチ４において、接点４ａが選択さ
れ、スイッチ６において、接点６ｃが選択された場合、
出力端子１２が開放状態のとき、減衰比は−４ｄＢにな
る。このとき、出力端子７から見たインピーダンスは
４．６６ｋΩになるので、出力端子１２から見たインピ
ーダンスが、出力端子７から見たインピーダンスの最大
値である１６．８３ｋΩに近くなるように補正される。
従って、コントロール回路８により、スイッチ１０ａ，
１０ｃおよび１０ｄがオフ状態にされ、スイッチ１０ｂ
がオン状態にされ（図２において、０１００で示す）、
補正インピーダンスは、抵抗１１ａ，１１ｃおよび１１
ｄの抵抗値を加算した１２．１ｋΩになる。従って、出
力端子１２から見たインピーダンスは、１６．７６ｋΩ
になる。

【００３１】スイッチ４において、接点４ａが選択さ
れ、スイッチ６において、接点６ｄが選択された場合、
出力端子１２が開放状態のとき、減衰比は−６ｄＢにな
る。このとき、出力端子７から見たインピーダンスは
５．００ｋΩになるので、出力端子１２から見たインピ
ーダンスが、出力端子７から見たインピーダンスの最大
値である１６．８３ｋΩに近くなるように補正される。
従って、コントロール回路８により、スイッチ１０ａお
よび１０ｃがオフ状態にされ、スイッチ１０ｂおよび１
０ｄがオン状態にされ（図２において、０１０１で示
す）、補正インピーダンスは、抵抗１１ａおよび１１ｃ
の抵抗値を加算した１１．０ｋΩになる。従って、出力
端子１２から見たインピーダンスは、１６．００ｋΩに
なる。

【００３２】スイッチ４において、接点４ｂが選択さ
れ、スイッチ６において、接点６ａが選択された場合、
出力端子１２が開放状態のとき、減衰比は−８ｄＢにな
る。このとき、出力端子７から見たインピーダンスは１
２．０３ｋΩになるので、出力端子１２から見たインピ
ーダンスが、出力端子７から見たインピーダンスの最大
値である１６．８３ｋΩに近くなるように補正される。
従って、コントロール回路８により、スイッチ１０ｂが
オフ状態にされ、スイッチ１０ａ，１０ｃおよび１０ｄ
がオン状態にされ（図２において、１０１１で示す）、
補正インピーダンスは、抵抗１１ｂの抵抗値である４．
４ｋΩになる。従って、出力端子１２から見たインピー
ダンスは、１６．４７ｋΩになる。

【００３３】スイッチ４において、接点４ｂが選択さ
れ、スイッチ６において、接点６ｂが選択された場合、
出力端子１２が開放状態のとき、減衰比は−１０ｄＢに
なる。このとき、出力端子７から見たインピーダンスは
１０．８６ｋΩになるので、出力端子１２から見たイン
ピーダンスが、出力端子７から見たインピーダンスの最
大値である１６．８３ｋΩに近くなるように補正され
る。従って、コントロール回路８により、スイッチ１０
ｂおよび１０ｄがオフ状態にされ、スイッチ１０ａおよ
び１０ｃがオン状態にされ（図２において、１０１０で
示す）、補正インピーダンスは、抵抗１１ｂおよび１１
ｄの抵抗値を加算した５．５ｋΩになる。従って、出力
端子１２から見たインピーダンスは、１６．３６ｋΩに
なる。

【００３４】スイッチ４において、接点４ｂが選択さ
れ、スイッチ６において、接点６ｃが選択された場合、
出力端子１２が開放状態のとき、減衰比は−１２ｄＢに
なる。このとき、出力端子７から見たインピーダンスは
９．４３ｋΩになるので、出力端子１２から見たインピ
ーダンスが、出力端子７から見たインピーダンスの最大
値である１６．８３ｋΩに近くなるように補正される。
従って、コントロール回路８により、スイッチ１０ｂお
よび１０ｃがオフ状態にされ、スイッチ１０ａおよび１
０ｄがオン状態にされ（図２において、１００１で示
す）、補正インピーダンスは、抵抗１１ｂおよび１１ｃ
の抵抗値を加算した６．６ｋΩになる。従って、出力端
子１２から見たインピーダンスは、１６．０３ｋΩにな
る。

【００３５】スイッチ４において、接点４ｂが選択さ
れ、スイッチ６において、接点６ｄが選択された場合、
出力端子１２が開放状態のとき、減衰比は−１４ｄＢに
なる。このとき、出力端子７から見たインピーダンスは
８．００ｋΩになるので、出力端子１２から見たインピ
ーダンスが、出力端子７から見たインピーダンスの最大
値である１６．８３ｋΩに近くなるように補正される。
従って、コントロール回路８により、スイッチ１０ａが
オフ状態にされ、スイッチ１０ｂ乃至１０ｄがオン状態
にされ（図２において、０１１１で示す）、補正インピ
ーダンスは、抵抗１１ａの抵抗値である８．８ｋΩにな
る。従って、出力端子１２から見たインピーダンスは、
１６．８０ｋΩになる。

【００３６】スイッチ４において、接点４ｃが選択さ
れ、スイッチ６において、接点６ａが選択された場合、
出力端子１２が開放状態のとき、減衰比は−１６ｄＢに
なる。このとき、出力端子７から見たインピーダンスは
その最大値である１６．８３ｋΩになるので、補正は行
われない（０の補正が行われる）。従って、コントロー
ル回路８により、スイッチ１０ａ乃至１０ｄがすべてオ
ン状態にされ（図２において、１１１１で示す）、補正
インピーダンスは、抵抗１１ｂの抵抗値である０Ωにな
る。従って、出力端子１２から見たインピーダンスは、
１６．８３ｋΩになる。

【００３７】スイッチ４において、接点４ｃが選択さ
れ、スイッチ６において、接点６ｂが選択された場合、
出力端子１２が開放状態のとき、減衰比は−１８ｄＢに
なる。このとき、出力端子７から見たインピーダンスは
１３．９０ｋΩになるので、出力端子１２から見たイン
ピーダンスが、出力端子７から見たインピーダンスの最
大値である１６．８３ｋΩに近くなるように補正され
る。従って、コントロール回路８により、スイッチ１０
ｃがオフ状態にされ、スイッチ１０ａ，１０ｂおよび１
０ｄがオン状態にされ（図２において、１１０１で示
す）、補正インピーダンスは、抵抗１１ｃの抵抗値であ
る２．２ｋΩになる。従って、出力端子１２から見たイ
ンピーダンスは、１６．１０ｋΩになる。

【００３８】スイッチ４において、接点４ｃが選択さ
れ、スイッチ６において、接点６ｃが選択された場合、
出力端子１２が開放状態のとき、減衰比は−２０ｄＢに
なる。このとき、出力端子７から見たインピーダンスは
１１．３０ｋΩになるので、出力端子１２から見たイン
ピーダンスが、出力端子７から見たインピーダンスの最
大値である１６．８３ｋΩに近くなるように補正され
る。従って、コントロール回路８により、スイッチ１０
ｂおよび１０ｄがオフ状態にされ、スイッチ１０ａおよ
び１０ｃがオン状態にされ（図２において、１０１０で
示す）、補正インピーダンスは、抵抗１１ｂおよび１１
ｄの抵抗値を加算した５．５ｋΩになる。従って、出力
端子１２から見たインピーダンスは、１６．８０ｋΩに
なる。

【００３９】スイッチ４において、接点４ｃが選択さ
れ、スイッチ６において、接点６ｄが選択された場合、
出力端子１２が開放状態のとき、減衰比は−２２ｄＢに
なる。このとき、出力端子７から見たインピーダンスは
９．２１ｋΩになるので、出力端子１２から見たインピ
ーダンスが、出力端子７から見たインピーダンスの最大
値である１６．８３ｋΩに近くなるように補正される。
従って、コントロール回路８により、スイッチ１０ｂ乃
至１０ｄがオフ状態にされ、スイッチ１０ａがオン状態
にされ（図２において、１０００で示す）、補正インピ
ーダンスは、抵抗１１ｂ乃至１１ｄの抵抗値を加算した
７．７ｋΩになる。従って、出力端子１２から見たイン
ピーダンスは、１６．９１ｋΩになる。

【００４０】以上説明したように、出力端子７から見た
インピーダンスは、０乃至１６．８３ｋΩの広い範囲で
変動するが、出力端子１２から見たインピーダンスは、
出力端子７から見たインピーダンスが補正され、１６．
００乃至１６．９１ｋΩの狭い範囲でしか変動しない。
従って、この出力インピーダンス（出力端子１２から見
たインピーダンス）と比較して、後段（出力端子１２の
後）に接続する回路の入力インピーダンスが十分大きい
値でない例えば１０ｋΩ程度の場合であっても、出力端
子１２から後段の回路に流れ込む電流は、常に、ほぼ一
定量になり、出力端子１２に出力される電圧ｖは、設計
した減衰比に比例して変化するようになり、出力端子１
２が開放時の減衰比と同様に、リニアな減衰比を得るこ
とができる。

【００４１】さらに、図３は、設計した減衰比と、実際
の減衰比との関係を示すグラフである。出力が開放にな
っている場合（図中一点破線で示す）、設計した減衰比
と実際の減衰比とは、当然一致する。しかし、出力に１
０ｋΩの負荷がかかっている本実施例（図中破線で示
す）場合、従来の装置の設計した減衰比と実際の減衰比
との関係（図中実線で示す）と比較して、出力端子１２
から見たインピーダンスの変動が抑えられることによ
り、本装置の設計した減衰比と実際の減衰比の関係が、
ほぼリニアになっていることがわかる。

【００４２】また、出力インピーダンスを補正する抵抗
１１ａ乃至１１ｄおよびスイッチ１０ａ乃至１０ｄによ
り構成される回路は、実施例に示したような抵抗１１ａ
乃至１１ｄを直列に接続して、その各抵抗（抵抗１１ａ
乃至１１ｄ）に、スイッチ１０ａ乃至１０ｄを並列に接
続する他に、図４に示すように抵抗１１ａとスイッチ１
０ａを直列に接続した直列回路と、抵抗１１ｂとスイッ
チ１０ｂを直列に接続した直列回路と、抵抗１１ｃとス
イッチ１０ｃを直列に接続した直列回路と、抵抗１１ｄ
とスイッチ１０ｄを直列に接続した直列回路とを、並列
に接続して構成することもできる。

【００４３】さらに、出力インピーダンスを補正する抵
抗１１ａ乃至１１ｄおよびスイッチ１０ａ乃至１０ｄに
より構成される回路は、ゲートに印加する電圧に対応し
てドレインとソースの間の抵抗値が変化するＦＥＴなど
のような、可変抵抗素子により構成することもできる。

【００４４】次に、図５は、アッテネータ１を出力段に
設けた集積回路を応用したＤＡＴの一実施例の構成を示
すブロック図である。Ｄ／Ａコンバータ２２は、入力端
子２１より入力されたディジタル信号をＤ／Ａ変換処理
して、アナログ信号を出力する。アンプ２３は、Ｄ／Ａ
コンバータ２２より出力された信号にディエンファシス
処理を施す。ローパスフィルタ（ＬＰＦ）は、アンプ２
３より出力された信号の高域成分をカットし、低域成分
のみを出力する。ヘッドフォン端子２５には、ＬＰＦ２
４より出力された信号がアッテネータ１により減衰さ
れ、出力される。ライン端子２６には、ＬＰＦ２４より
出力された信号がそのまま出力される。

【００４５】さらに、その動作について説明する。テー
プ（図示せず）より再生されたディジタル信号が、再生
回路（図示せず）において、制御信号の分離および誤り
訂正などの処理を施され、入力端子２１を介してＤ／Ａ
コンバータ２２に入力される。Ｄ／Ａコンバータ２２に
おいて、Ｄ／Ａ変換処理され、出力されたアナログ信号
は、アンプ２３に入力される。アンプ２３において、デ
ィエンファシスされた信号は、ＬＰＦ２４において、高
域成分が取り除かれ、低域成分のみが出力される。ＬＰ
Ｆ２４より出力された信号はライン端子２６およびアッ
テネータ１に入力される。アッテネータ１において、Ｌ
ＰＦ２４より出力された信号が、前述したように−２２
乃至０ｄＢの範囲で減衰され、ヘッドフォン端子２５に
出力される。ヘッドフォン端子２５に出力された信号
は、ヘッドフォンアンプ（図示せず）を介してヘッドフ
ォン（図示せず）に供給される。

【００４６】この場合、ヘッドフォンアンプに供給され
る信号は、アッテネータ１により信号レベルを減衰させ
ているので、ヘッドフォンアンプは、Ｓ／Ｎの良い例え
ばバイポーラのオペアンプにより構成することができ
る。バイポーラのオペアンプは、その入力インピーダン
スが数十乃至数百ｋΩであり、ＭＯＳのオペアンプの入
力インピーダンスの数ＭΩと比較すると、かなり低い入
力インピーダンスを有する。従って、図７に示した従来
のアッテネータのように、コントロール回路３１により
スイッチ４および６が操作（制御）されると出力インピ
ーダンスが複雑に変化する場合、ヘッドフォンから出力
される信号レベルが、いきなり小さくなったり、極端な
ときは、減衰比を大きくするようにスイッチ４および６
が操作されているにもかかわらず、信号レベルが大きく
なったりする。

【００４７】しかしながら前述したように、本実施例の
アッテネータ１はコントロール回路８によりスイッチ４
および６が操作（制御）されても、その出力インピーダ
ンスは、ほぼ一定になっているので、ヘッドフォンより
出力される信号レベルは、設計した減衰比に比例して変
化する。

【００４８】なお、図５の実施例のＤ／Ａコンバータ２
２乃至ＬＰＦ２４、およびアッテネータ１は、すべて例
えば１チップのＭＯＳＩＣ上に構成することができる。
さらに、この他に例えばＡ／Ｄコンバータなどを加え
て、１チップ上の半導体基板上に一体的に構成すること
もできる。

【００４９】

【発明の効果】以上の如く請求項１に記載の減衰回路に
よれば、信号を分圧して減衰する直列または並列に接続
した複数の抵抗の接続点を選択し、その接続点から見た
インピーダンスに対応して、その接続点に接続した抵抗
のインピーダンスを制御する。従って、回路の出力イン
ピーダンスの変動が抑えられ、常にリニアな減衰比を得
ることができる。

【００５０】請求項２に記載の減衰回路によれば、分圧
手段、選択手段、インピーダンス補正手段、および制御
手段は、すべて１チップの半導体基板上に一体的に構成
されている。従って、回路を小型に構成することができ
る。

【００５１】請求項３に記載の集積回路によれば、ディ
ジタル信号をアナログ信号に変換し、そのアナログ信号
を分圧して減衰する直列または並列に接続した複数の抵
抗の接続点を選択し、その接続点から見たインピーダン
スに対応して、その接続点に接続した抵抗のインピーダ
ンスを制御する。そして、Ｄ／Ａ変換手段、分圧手段、
選択手段、インピーダンス補正手段、および制御手段
は、すべて１チップの半導体基板上に一体的に構成され
ている。従って、回路の出力インピーダンスの変動を抑
えることができ、且つ回路を小型に構成することができ
る。

【図面の簡単な説明】

【図１】本発明の減衰回路の一実施例の構成を示す回路
図である。

【図２】図１の実施例のスイッチ４および６が操作され
た場合の、出力端子７から見たインピーダンスと、スイ
ッチ部１０の状態と、出力端子７と出力端子１２の間の
抵抗値（補正インピーダンス）と、出力端子１２から見
たインピーダンスと、出力端子１２に１０ｋΩの負荷が
かけられたときの減衰比を示す図である。

【図３】図１の実施例の設計した減衰比と、出力端子１
２に１０ｋΩの負荷をかけたときの減衰比との関係を示
すグラフである。

【図４】図１の実施例の抵抗１１ａ乃至１１ｄ、および
スイッチ１０ａ乃至１０ｄより構成される回路の第２実
施例の構成を示す回路図である。

【図５】図１の実施例のアッテネータ１を後段に設けた
集積回路を応用したＤＡＴの一実施例の構成を示すブロ
ック図である。

【図６】図１のスイッチ４、スイッチ６およびスイッチ
１０ａ乃至１０ｄを電解効果トランジスタにより構成し
たアナログスイッチの構成を示す回路図である。

【図７】従来のアッテネータの一例の構成を示す回路図
である。

【図８】図７のスイッチ４および６が操作された場合
の、出力端子７から見たインピーダンスと、出力端子７
に１０ｋΩの負荷がかけられたときの減衰比を示す図で
ある。

【符号の説明】

１アッテネータ３直列回路３ａ，３ｂ抵抗４スイッチ４ａ乃至４ｄ接点５直列回路５ａ乃至５ｄ抵抗６スイッチ６ａ乃至６ｄ接点８コントロール回路９信号源１０スイッチ部１０ａ乃至１０ｄスイッチ１１直列回路１１ａ乃至１１ｄ抵抗２２Ｄ／Ａコンバータ２３アンプ２４ローパスフィルタ（ＬＰＦ）２５ヘッドフォン端子２６ライン端子３１コントロール回路

Claims

【特許請求の範囲】

【請求項１】信号を分圧して減衰する直列または並列
に接続した複数の抵抗を有する分圧手段と、前記分圧手段の抵抗の接続点を選択する選択手段と、前記選択手段により選択された前記抵抗の接続点に接続
する複数の抵抗を有するインピーダンス補正手段と、前記選択手段により選択された前記分圧手段の抵抗の接
続点から見たインピーダンスに対応して前記インピーダ
ンス補正手段の抵抗のインピーダンスを制御する制御手
段とを備えることを特徴とする減衰回路。
【請求項２】前記分圧手段、選択手段、インピーダン
ス補正手段、および制御手段は、すべて１チップの半導
体基板上に一体的に構成されていることを特徴とする請
求項１に記載の減衰回路。
【請求項３】ディジタル信号をアナログ信号に変換し
て出力するＤ／Ａ変換手段と、前記Ｄ／Ａ変換手段より出力されるアナログ信号を分圧
して減衰する直列または並列に接続した複数の抵抗を有
する分圧手段と、前記分圧手段の抵抗の接続点を選択する選択手段と、前記選択手段により選択された前記分圧手段の抵抗の接
続点に接続する複数のの抵抗を有するインピーダンス補
正手段と、前記選択手段により選択された前記分圧手段の抵抗の接
続点から見たインピーダンスに対応して前記インピーダ
ンス補正手段の抵抗のインピーダンスを制御する制御手
段とを備え、前記Ｄ／Ａ変換手段、分圧手段、選択手段、インピーダ
ンス補正手段、および制御手段は、すべて１チップの半
導体基板上に一体的に構成されていることを特徴とする
集積回路。