JPH0513469A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】GaAsのような III−Ｖ族化合物半導体を材料と
する電界効果トランジスタを備えた半導体に関し、ゲー
ト長を小さくするとともに、サイドゲート効果を防止す
ることを目的とする。 【構成】半導体基板２の上に積層された一導電型半導体
層１と、前記一導電型半導体層１上に形成されて膜厚方
向にキャリアを走行させる一導電型のキャリア走行層６
と、前記キャリア走行層６の側方に積層された膜より形
成され、直接又は絶縁膜を介して前記キャリア走行層６
の側面に側部を接続する第一の電極３と、前記キャリア
走行層６の上に接続される第二の電極７と、前記一導電
型半導体層１に接続される第三の電極８とを備えたトラ
ンジスタを含み構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、GaAsのような III−Ｖ族化合物半導体を材
料とする電界効果トランジスタを備えた半導体に関す
る。

【０００２】GaAsを材料とする電界効果トランジスタ
（MESFET）は、マイクロ波帯の増幅器や超高速集積回路
に用いられている。この素子は、電子移動度が大きいと
いうGaAsの特徴を活かしたものである。しかし、GaAsME
SFETの動作はデバイス形成に当たっての種々の要因によ
り制約を受けており、結晶材料の持つ特質をまだ十分に
活かしきれていない。

【０００３】

【従来の技術】GaAsMESFETの基本構造を断面で示すと図
５に示すようになる。これは、半絶縁性のGaAs基板５１
の上にｎ型GaAs電子走行層５２（電子濃度２×１０¹⁷cm
^-3、厚み0.２μｍ）を形成し、その表面にソース電極５
３、ドレイン電極５４及びゲート電極５５の３つの金属
電極を付けたプレーナ状の簡単なものである。

【０００４】そのゲート電極５５はAl、Ｗ、W-Si等の金
属を蒸着して形成され、ｎ型電子走行層５２にショット
キー接触している。一方、ソース電極５３とドレイン電
極５４は例えばAu−Ge合金を材料にしてリフトホフ法に
よりパターニングされて作られており、これらの電極５
３，５４を形成した後に、ｎ型電子走行層５２を４５０
℃の温度で加熱（アロイ）して電子走行層５２にオーミ
ック接触するようになされている。

【０００５】MESFETの増幅作用の原理は以下のようなも
のである。即ち、ゲート電極５５の下のｎ型GaAs電子走
行層５２の中には、金属／半導体接合により生じた空乏
層が存在する。そして、入力信号の大きさにより空乏層
の幅が変調を受ける。その結果、ソース電極５３からド
レイン電極５４に向かう電子のチャネル（ｎ型電子走行
層）の抵抗値が変化して、出力電圧の大きな変化となっ
て現れる。

【０００６】

【発明が解決しようとする課題】ところで、MESFETの動
作速度あるいは遮断周波数は、デバイス作成上の様々な
要因によって制約を受ける。その中でも重要なのはゲー
ト長である。ゲート長が大きいほどショットキー接合部
の静電容量が増し、動作速度が低下する。

【０００７】そこで、ゲート長を縮めるために、電子ビ
ーム露光、ゲートのサイドエッチング等、種々のプロセ
スが提供されており、現在のところ０．３μｍ程度まで
可能になっている。しかし、これらの方法によってさら
に縮小化の努力がなされたとしても構造上の限界が見え
てきている。

【０００８】さらにMESFETに生じる他の重要な問題は、
サイドゲート効果と呼ばれるものであり、同一GaAs基板
上に複数のMESFETを形成して集積化した場合に、それら
の素子が互いに電気的な影響を及ぼしあい、ｎ型電子走
行層５２のうちの基板５１側の面から空乏層が発生して
トランジスタ特性を変化させることがある。

【０００９】これは、電位の異なるソース電極５３、ド
レイン電極５４及びゲート電極５５が同一GaAs基板５１
上の狭い領域に設置され、かつ、素子間の絶縁が不十分
なために起こるといった問題を生じさせる。

【００１０】このようなサイドゲート効果は、GaAsを使
用する半導体装置の集積度向上を妨げる要因になる。本
発明はこのような問題に鑑みてなされたものであって、
ゲート長を小さくするとともに、サイドゲート効果を防
止することができるＦＥＴを備えた半導体装置を提供す
ることを目的とする。

【００１１】

【課題を解決するための手段】上記した課題は、図１，
４に例示するように、半導体基板２（20）の上に積層さ
れた一導電型半導体層１（21）と、前記一導電型半導体
層１（21）上に形成されて膜厚方向にキャリアを走行さ
せる一導電型のキャリア走行層６（16、25）と、前記キ
ャリア走行層６（16、25）の側方に積層された膜より形
成され、直接又は絶縁膜を介して前記キャリア走行層６
（16、25）の側面に側部を接続する第一の電極３（17、
26）と、前記キャリア走行層６（16、25）の上に接続さ
れる第二の電極７（18）と、前記一導電型半導体層１
（21）に接続される第三の電極８（19）とを備えたトラ
ンジスタを有することを特徴とする半導体装置により達
成する。

【００１２】または、図４(B),(C) に例示するように、
前記一導電型半導体層１（２１）は、前記半絶縁性半導
体基板２（２０）上に選択的に形成されてなり、前記第
一の電極３（１７，２６）は、該一導電型半導体層１
（２１）を介することなく該半絶縁性基板２（２０）上
に形成され、前記第二の電極７（１８）は、該第一の電
極３（１７，２６）上に延在することなく前記キャリア
走行層６（１６，２５）上に形成されていることを特徴
とする半導体装置によって達成する。

【００１３】

【作 用】本発明によれば、ゲート用の電極３を構成す
る膜の側部をキャリア走行層６の側面に接続している。

【００１４】ここでゲート長に相当するのは電極３の厚
みであり、その厚さはスパッタ法、蒸着法等により形成
してその厚さを０．３μｍ以下にすることは極めて容易
であり、必要ならば原子層オーダまで厚みを小さくでき
る。このため、その範囲でゲート電極３を形成し、ショ
ットキー接触面積を小さくして静電容量を低下させ、こ
れにより、高速化が図れる。

【００１５】しかも、このトランジスタにおいては、半
導体基板２に対して垂直方向にキャリアが移動するキャ
リア走行層６の側部にゲート電極３を接続し、しかも、
一導電型半導体層１から供給されたキャリアを半導体基
板２上の一導電型半導体層１を通して供給しているの
で、電子走行層６はサイドゲート効果による影響を受け
ない。

【００１６】第二の発明によれば、ゲートとなる電極17
とキャリア走行層16上の電極18とを重ならないようにし
ているため、それらによって形成される静電容量が減少
する。

【００１７】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１は、本発明の一実施例を示すGaAsMESFETの断面図で
ある。

【００１８】図において符号１は、半絶縁性GaAs基板２
上に積層されたｎ⁺ 型GaAs層で、この上の一部領域に
は、タングステンよりなるゲート電極３を上下から挟む
第一の絶縁膜４とそれより狭い第二の絶縁膜５とが形成
されており、それらの中央領域には、ｎ⁺ 型GaAs層１に
達する深さのｎ型GaAs電子走行層６が埋め込まれてい
る。

【００１９】また、ｎ型GaAs電子走行層６とその周囲の
第二の絶縁膜５の上には、AuGeよりなるドレイン電極７
が形成されている。さらに、ｎ⁺ 型GaAs層１のうち第一
の絶縁膜４を設けない領域には、AuGeよりなるソース電
極８が接続されている。

【００２０】このような装置において、ソース電極８と
ドレイン電極７の間に抵抗Ｒを介して直列電圧Ｖ₀ を印
加し、また、ゲート電極３とソース電極８の間に制御用
の電圧Ｖ₁ を接続し、これによりMESFETを動作させる。

【００２１】この場合、ｎ型GaAs電子走行層６の側面に
はゲート電極３がショットキー接触し、ここから空乏層
が広がり、その空乏層の幅は制御用電圧Ｖ₁ により変調
を受ける。

【００２２】また、そのゲート長は、ゲート電極３とな
る金属膜を形成し得る範囲の厚さで決定され、例えばそ
の膜厚は０．３μｍ以下から原子層オーダまで可能であ
る。その範囲でゲート電極３を形成し、ショットキー接
触面積を小さくして静電容量を低下させ、これにより、
高速化が図れる。

【００２３】さらに、このトランジスタにおいては、Ga
As基板２に対して垂直方向に設けた電子走行層６の周囲
にゲート電極３を接合し、しかも、ソース電極８から供
給された電子をGaAs基板２上のｎ⁺ 型GaAs層１を通して
供給しているので、電子走行層６はサイドゲート効果に
よる影響を受けない。

【００２４】次に、上記したMESFETの形成工程を図２、
３に基づいて説明する。先ず、半絶縁性GaAs基板２の上
に、厚さ0.５μｍ、キャリア濃度３×10¹⁸cm^-3のｎ⁺ 型
GaAs層１を成長する（図２(A))。

【００２５】次に、ｎ⁺ 型GaAs層１の上に、0.３μｍの
厚みのSiO₂層９をＣＶＤ法により成長し、その上に厚さ
0.１μｍのタングステン膜１０を蒸着法により形成す
る。その後にこれをフォトリソグラフィー法によりパタ
ーニングして５０μｍ×１００μｍの矩形領域に残存さ
せる（図２(B))。

【００２６】この後に、ＣＶＤ法によりSiO₂膜１１を0.
３μｍの厚さの成長し、これをパターニングしてタング
ステン膜１０上面の５０×５０μｍの矩形領域にSiO₂膜
を残こす（図２(C))。この場合にタングステン膜１０の
一部が露出し、その領域に配線を通すことになる。

【００２７】上記工程で形成された２つのSiO₂膜９，１
１は、図１に示す第一及び第二の絶縁膜４，５となり、
またタングステン膜１０はゲート電極３となる。次に、
収束イオンビームを用いてSiO₂膜９，１１、タングステ
ン膜１０を掘り込み、これによりｎ⁺ 型GaAs層１に到達
する幅0.４μｍの溝１２を形成する（図３(D))。この後
に、不純物濃度２×１０¹⁷cm^-3のシリコンを含むｎ型Ga
As膜１３を溝１２の中に埋込み成長する（図３(E))。こ
の場合のGaAs膜１３は溝１２を完全に埋め尽くしている
必要はないが、少なくともゲート電極３を完全に覆う必
要がある。このｎ型GaAs膜１３を電子走行層６として適
用する。

【００２８】これに続いて、蒸着法によりAuGe合金膜１
４を形成し、これをリフトオフ法によりパターニング
し、ｎ型GaAs電子走行層６及び第二の絶縁膜５の上にAu
Ge合金膜１４を残存させ、これをドレイン電極７とす
る。この工程では同時にｎ⁺ 型GaAs層１の上にもAuGe合
金膜１４残存させ、これをソース電極８とする（図４
(F))。

【００２９】ついで、ドレイン電極７とソース電極８を
アロイし、これらをｎ型GaAs電子走行層６とｎ⁺ 型GaAs
層１にオーミック接触させる。なお、上記した領域の限
定は、フォトリソグラフィによるマスク付けとリフトオ
フ、又は選択エッチングによって行う。

【００３０】また、GaAsの成長は有機金属気相成長（Ｍ
ＯＶＰＥ）法を用いる。トリメチルガリウムとアルシン
を原料ガスとして用い、６００〜７５０℃の基板温度で
成長を行う。この方法でｎ⁺ 型GaAs層１と電子走行層６
を形成できる。この成長温度ではSiO₂膜９，１１やタン
グステン膜１０は損傷を受けない。

【００３１】さらにGaAs電子走行層６は、トリメチルガ
リウムとアルシンを混合しないように交互に供給し、１
原子層ずつ成長する原子層エピタキシを用いるとＭＯＶ
ＰＥよりも平坦な表面を得ることができる。また、液層
成長を用いることも可能である。

【００３２】成長方法、或いは成長条件によっては、ｎ
型GaAs電子走行層６の側壁となるSiO₂膜９，１１やタン
グステン膜１０と密着せずに僅かに隙間ができることが
ある。このような場合でも、ゲートとしての作用は損な
われず、その間隙を絶縁体で埋めてＭＩＳ構造のＦＥＴ
とすることもできる。

【００３３】（ｂ）本発明のその他の実施例の説明 ゲート電極の側部をGaAs電子走行層にショットキー接触
させる構造は、上記以外にも可能で、その実施例を図４
に示す。

【００３４】図４(A) は、第１実施例に示すｎ型電子走
行層６上にｎ⁺ 型GaAs層１５を成長したもので、オーミ
ックコンタクト用金属（ドレイン電極７）の接触抵抗が
小さくなる。

【００３５】図４(B) は、ｎ型GaAs電子走行層１６の一
側にのみゲート電極１７を形成したMESFETであって、オ
ーミックコンタクトの取付け位置を限定することによ
り、ゲート電極１７の上下にドレイン電極１９、ソース
電極１８が設置されることを避け、これにより電極間の
静電容量を減少させるものである。

【００３６】このトランジスタは、半絶縁性GaAs基板２
０中に埋め込み成長したｎ⁺ 型GaAs層２１の上の一部領
域に、膜厚0.６μｍのSiO₂よりなる第一の絶縁膜２２を
形成し、その一側に、厚さ0.６μｍのｎ型GaAs電子走行
層１６と厚さ0.３μｍの第二の絶縁２３を隣接して形成
し、さらに第二の絶縁膜２３の上にゲート電極１７を0.
１μｍの厚さに形成してその縁部を電子走行層１６に接
触させる構造となっている。

【００３７】この構造によるドレイン電極１８は、電子
走行層１６と第一の絶縁膜２２の上に形成されるだけで
あり、ゲート電極１７を覆うことはない。なお、ソース
電極１９はｎ⁺ 型GaAs層２１の上に形成されている。

【００３８】図４(C) は、ゲート電極１７を半絶縁性Ga
As基板の上に絶縁膜を介さずに直接取付け、これにより
構造を単純にしたものである。この実施例は、半絶縁性
GaAs基板２０の一部領域に埋め込み成長したｎ⁺ 型GaAs
層２１の上に膜厚0.３μｍの絶縁膜２４を形成し、その
一側からｎ⁺ 型GaAs層２１の縁部に至る領域にｎ型GaAs
電子走行層２５を形成し、さらに、GaAs基板２０の上で
電子走行層２５に隣接するゲート電極２６を形成した構
造となっている。

【００３９】なお、この実施例において図４(B) と同一
符号は同一要素を示している。ところで、以上の実施例
においては、ゲート電極をタングステンにより形成して
いるが、その材料として、タングステンシリサイド、チ
タン、白金等の融点が比較的高いものを用いてもよい。
また、原子層エピタキシャル等を用いて埋め込み層（電
子走行層）の成長温度を下げれば、金、アルミニウム等
の低融点金属も使用できるようになる。

【００４０】さらに上記した実施例では、活性層、電子
走行層をGaAsにより形成しているが、InGaAsのような他
の化合物半導体を適用してもよい。

【００４１】

【発明の効果】以上述べたように本発明によれば、ゲー
ト用の電極を構成する膜の側部をキャリア走行層の側面
に接続しているので、ゲートとなる電極の厚さを原子層
オーダにすることができ、接続面積を小さくして静電容
量を低下させて高速化することができる。

【００４２】しかも、このトランジスタにおいては、半
導体基板に対して膜厚方向にキャリアが移動するキャリ
ア走行層の側部にゲート電極を接続し、また、一導電型
半導体層から供給されたキャリアを半導体基板上の一導
電型半導体層を通して供給しているので、電子走行層の
サイドゲート効果による影響を排除することが可能にな
る。

【００４３】第二の発明によれば、ゲートとなる電極と
キャリア走行層上の電極とを重ならないようにしている
ため、それらによって形成される静電容量を減少させる
ことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例装置を示す断面図である。

【図２】本発明の第１実施例の形成工程を示す断面図
（その１）である。

【図３】本発明の第１実施例の形成工程を示す断面図
（その２）である。

【図４】本発明のその他の実施例を示す断面図である。

【図５】従来装置の一例を示す断面図である。

【符号の説明】

１ ｎ⁺ 型GaAs層（半導体層） ２ GaAs基板 ３ ゲート電極 ４ 絶縁膜 ５ 絶縁膜 ６ 電子走行層（キャリア走行層） ７ ドレイン電極 ８ ソース電極 15 ｎ⁺ 型GaAs層 16、25 電子走行層（キャリア走行層） 18 ドレイン電極 19 ソース電極 20 基板 21 ｎ⁺ 型GaAs層（半導体層） 22、23、24 絶縁膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板（２、20）の上に積層された
   一導電型半導体層（１、21）と、 前記一導電型半導体層（１、21）上に形成されて膜厚方
   向にキャリアを走行させる一導電型のキャリア走行層
   （６、16、25）と、 前記キャリア走行層（６、16、25）の側方に積層された
   膜より形成され、直接又は絶縁膜を介して前記キャリア
   走行層（６、16、25）の側面に側部を接続する第一の電
   極（３、17、26）と、 前記キャリア走行層（６、16、25）の上に接続される第
   二の電極（７、18）と、 前記一導電型半導体層（１、21）に接続される第三の電
   極（８、19）とを備えたトランジスタを有することを特
   徴とする半導体装置。
2. 【請求項２】 前記一導電型半導体層（１，２１）は、
   前記半絶縁性半導体基板（２，２０）上に選択的に形成
   されてなり、前記第一の電極（３，１７，２６）は、該
   一導電型半導体層（１，２１）を介することなく該半絶
   縁性基板（２，２０）上に形成され、前記第二の電極
   （７，１８）は、該第一の電極（３，１７，２６）上に
   延在することなく前記キャリア走行層（６，１６，２
   ５）上に形成されていることを特徴とする請求項１記載
   の半導体装置。