JPH05134932A - マルチｃｐｕ装置のアクセス権譲渡回路 - Google Patents
マルチｃｐｕ装置のアクセス権譲渡回路Info
- Publication number
- JPH05134932A JPH05134932A JP3294030A JP29403091A JPH05134932A JP H05134932 A JPH05134932 A JP H05134932A JP 3294030 A JP3294030 A JP 3294030A JP 29403091 A JP29403091 A JP 29403091A JP H05134932 A JPH05134932 A JP H05134932A
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- JP
- Japan
- Prior art keywords
- cpu
- board
- access
- memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 マルチＣＰＵ装置のＣＰＵボードにおけるＣ
ＰＵ動作時間の効率化に関し、ＣＰＵボードにエラー発
生した際に直ちにアクセスを中断して他のＣＰＵボード
に譲渡するアクセス権譲渡回路を提供することを目的と
する。 【構成】 アクセス要求を行う中央処理装置11と、自ボ
ード内のＣＰＵからのアクセス要求と他のＣＰＵボード
からのアクセス要求との調停をとる調停回路12と、該調
停回路12の制御により自ボードおよび他のＣＰＵボード
からのデータの方向決めを行うバスゲート13,14 と、メ
モリアクセス中のエラーの監視をするエラー検出回路15
と、処理データを蓄積するメモリ16とをそれぞれに備え
た複数の第１ＣＰＵボード１〜第ＮＣＰＵボードｎとを
共通バス10を介して設け、或る第１ＣＰＵボード１のメ
モリ16のアクセス中にエラーを検出した時は、自ボード
内の調停回路12からバスゲート13,14 を制御してアクセ
ス権を他のＣＰＵボード２〜ｎの何れかに譲渡するよう
に構成する。
ＰＵ動作時間の効率化に関し、ＣＰＵボードにエラー発
生した際に直ちにアクセスを中断して他のＣＰＵボード
に譲渡するアクセス権譲渡回路を提供することを目的と
する。 【構成】 アクセス要求を行う中央処理装置11と、自ボ
ード内のＣＰＵからのアクセス要求と他のＣＰＵボード
からのアクセス要求との調停をとる調停回路12と、該調
停回路12の制御により自ボードおよび他のＣＰＵボード
からのデータの方向決めを行うバスゲート13,14 と、メ
モリアクセス中のエラーの監視をするエラー検出回路15
と、処理データを蓄積するメモリ16とをそれぞれに備え
た複数の第１ＣＰＵボード１〜第ＮＣＰＵボードｎとを
共通バス10を介して設け、或る第１ＣＰＵボード１のメ
モリ16のアクセス中にエラーを検出した時は、自ボード
内の調停回路12からバスゲート13,14 を制御してアクセ
ス権を他のＣＰＵボード２〜ｎの何れかに譲渡するよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、マルチＣＰＵ装置のＣ
ＰＵボードにおけるＣＰＵ動作時間の効率化に関する。
ＰＵボードにおけるＣＰＵ動作時間の効率化に関する。
【０００２】近年、ＣＰＵを搭載したシステムにおい
て、高速かつ複合化の要求に伴い、複数のＣＰＵを同時
に運用するマルチＣＰＵ装置の開発が行われている。マ
ルチＣＰＵ装置では、それぞれのＣＰＵのインタフェー
スを行うために、全てのＣＰＵからのアクセス可能なメ
モリを有しており、しかも、このメモリのアクセス中に
エラーが発生した時、ＣＰＵボードの動作を停止させる
ことなく運用する必要がある。
て、高速かつ複合化の要求に伴い、複数のＣＰＵを同時
に運用するマルチＣＰＵ装置の開発が行われている。マ
ルチＣＰＵ装置では、それぞれのＣＰＵのインタフェー
スを行うために、全てのＣＰＵからのアクセス可能なメ
モリを有しており、しかも、このメモリのアクセス中に
エラーが発生した時、ＣＰＵボードの動作を停止させる
ことなく運用する必要がある。
【０００３】
【従来の技術】従来、自ボード内のＣＰＵアクセス要求
と他のＣＰＵボードからのアクセス要求の競合のみを自
ボード内の調停回路で調停するようにしている。従っ
て、他のＣＰＵボードがアクセス権を獲得した時、自ボ
ード内のＣＰＵは他のＣＰＵのアクセスが終了するまで
待ち状態となる。
と他のＣＰＵボードからのアクセス要求の競合のみを自
ボード内の調停回路で調停するようにしている。従っ
て、他のＣＰＵボードがアクセス権を獲得した時、自ボ
ード内のＣＰＵは他のＣＰＵのアクセスが終了するまで
待ち状態となる。
【０００４】例えば、他のＣＰＵボードからメモリをア
クセス中に、パリティチェック（メモリ読みだし中のデ
ータビットの確認）等のエラーが発生した場合、エラー
を検出する回路はＮＭＩ信号（マスクできない割り込み
信号）を発信すると共に、アクセスの正常終了を知らせ
るレディ信号を即座に返信しない。この時、他のＣＰＵ
ボードでは、アクセス開始から内部カウンタを動作さ
せ、一定時間経過してもレディ信号が返信されない時
は、強制的にアクセスを中断させるよう動作する。
クセス中に、パリティチェック（メモリ読みだし中のデ
ータビットの確認）等のエラーが発生した場合、エラー
を検出する回路はＮＭＩ信号（マスクできない割り込み
信号）を発信すると共に、アクセスの正常終了を知らせ
るレディ信号を即座に返信しない。この時、他のＣＰＵ
ボードでは、アクセス開始から内部カウンタを動作さ
せ、一定時間経過してもレディ信号が返信されない時
は、強制的にアクセスを中断させるよう動作する。
【０００５】この際の他のＣＰＵボードの内部カウンタ
の時間は、ＣＰＵの通常のアクセス時間の数十倍から数
百倍の時間を見込んでいる。
の時間は、ＣＰＵの通常のアクセス時間の数十倍から数
百倍の時間を見込んでいる。
【０００６】
【発明が解決しようとする課題】従って、アクセス中の
メモリは数十倍から数百倍のアクセス時間後に強制的に
中断されるまでの間、何れのＣＰＵボードからもアクセ
ス出来ないという課題がある。
メモリは数十倍から数百倍のアクセス時間後に強制的に
中断されるまでの間、何れのＣＰＵボードからもアクセ
ス出来ないという課題がある。
【０００７】本発明は、ＣＰＵボードにエラー発生した
際に直ちにアクセスを中断して他のＣＰＵボードに譲渡
するアクセス権譲渡回路を提供することを目的とする。
際に直ちにアクセスを中断して他のＣＰＵボードに譲渡
するアクセス権譲渡回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに本発明では、アクセス要求を行う中央処理装置11
と、自ボード内のＣＰＵからのアクセス要求と他のＣＰ
Ｕボードからのアクセス要求との調停をとる調停回路12
と、該調停回路12の制御により自ボードおよび他のＣＰ
Ｕボードからのデータの方向決めを行うバスゲート13,1
4 と、メモリアクセス中のエラーの監視をするエラー検
出回路15と、処理データを蓄積するメモリ16とをそれぞ
れに備えた複数の第１ＣＰＵボード１〜第ＮＣＰＵボー
ドｎとを共通バス10を介して設け、第１ＣＰＵボード１
のメモリ16のアクセス中にエラーを検出した時は、自ボ
ード内の調停回路12からバスゲート13,14 を制御してア
クセス権を他のＣＰＵボード２〜ｎの何れかに譲渡する
ように構成する。
めに本発明では、アクセス要求を行う中央処理装置11
と、自ボード内のＣＰＵからのアクセス要求と他のＣＰ
Ｕボードからのアクセス要求との調停をとる調停回路12
と、該調停回路12の制御により自ボードおよび他のＣＰ
Ｕボードからのデータの方向決めを行うバスゲート13,1
4 と、メモリアクセス中のエラーの監視をするエラー検
出回路15と、処理データを蓄積するメモリ16とをそれぞ
れに備えた複数の第１ＣＰＵボード１〜第ＮＣＰＵボー
ドｎとを共通バス10を介して設け、第１ＣＰＵボード１
のメモリ16のアクセス中にエラーを検出した時は、自ボ
ード内の調停回路12からバスゲート13,14 を制御してア
クセス権を他のＣＰＵボード２〜ｎの何れかに譲渡する
ように構成する。
【０００９】
【作用】本発明は図１に示すごとく、自ボードとなる或
る第１ＣＰＵボード１のＣＰＵ11からのＣＰＵアクセス
要求信号と或る他の第２ＣＰＵボード２からのアクセス
要求信号を調停回路12で調停し、前記第２ＣＰＵボード
２がアクセス権を獲得した時、該第２ＣＰＵボード２か
らメモリ16にアクセスが開始できるように調停回路12か
らバスゲート13,14 に対しゲートコントロール信号を出
力するようにし、また、第２ＣＰＵボード２のアクセス
中に第１ＣＰＵボード１のエラー検出回路15でエラーを
検出したら、該エラー検出回路15は調停回路12にエラー
検出信号を出力するようにする。
る第１ＣＰＵボード１のＣＰＵ11からのＣＰＵアクセス
要求信号と或る他の第２ＣＰＵボード２からのアクセス
要求信号を調停回路12で調停し、前記第２ＣＰＵボード
２がアクセス権を獲得した時、該第２ＣＰＵボード２か
らメモリ16にアクセスが開始できるように調停回路12か
らバスゲート13,14 に対しゲートコントロール信号を出
力するようにし、また、第２ＣＰＵボード２のアクセス
中に第１ＣＰＵボード１のエラー検出回路15でエラーを
検出したら、該エラー検出回路15は調停回路12にエラー
検出信号を出力するようにする。
【００１０】従って、調停回路12のバスゲート13,14 の
制御によりアクセス権が第１ＣＰＵボード１に譲渡され
て直ちにメモリ16のアクセスが開始され、第１ＣＰＵボ
ード１の稼働率を向上することが可能になる。
制御によりアクセス権が第１ＣＰＵボード１に譲渡され
て直ちにメモリ16のアクセスが開始され、第１ＣＰＵボ
ード１の稼働率を向上することが可能になる。
【００１１】
【実施例】以下、図２により本発明の回路を説明する。
図２は、二つのＣＰＵボードをもちいる場合である。
図２は、二つのＣＰＵボードをもちいる場合である。
【００１２】図２において、１は第１ＣＰＵボードであ
り、ＣＰＵ11と調停回路12とバスゲート13,14 とエラー
検出回路15とメモリ16と内部バス17およびレディ監視回
路18を備える。なお、２は第１ＣＰＵボード１と同一の
構成を有する第２ＣＰＵボードであり、ＣＰＵ21と調停
回路22とバスゲート23,24 とエラー検出回路25とメモリ
26と内部バス27およびレディ監視回路28を備える。ま
た、10は第１ＣＰＵボード１と第２ＣＰＵボードを接続
する共通バスである。
り、ＣＰＵ11と調停回路12とバスゲート13,14 とエラー
検出回路15とメモリ16と内部バス17およびレディ監視回
路18を備える。なお、２は第１ＣＰＵボード１と同一の
構成を有する第２ＣＰＵボードであり、ＣＰＵ21と調停
回路22とバスゲート23,24 とエラー検出回路25とメモリ
26と内部バス27およびレディ監視回路28を備える。ま
た、10は第１ＣＰＵボード１と第２ＣＰＵボードを接続
する共通バスである。
【００１３】図２に示すように、第１ＣＰＵボード１内
のメモリ16をアクセスする時、第１ＣＰＵボード１はＣ
ＰＵ11より、また、第２ＣＰＵボード２はＣＰＵ21より
調停回路22を経由して、第１ＣＰＵボード１の調停回路
12にアクセス権獲得要求信号を出力する。
のメモリ16をアクセスする時、第１ＣＰＵボード１はＣ
ＰＵ11より、また、第２ＣＰＵボード２はＣＰＵ21より
調停回路22を経由して、第１ＣＰＵボード１の調停回路
12にアクセス権獲得要求信号を出力する。
【００１４】第２ＣＰＵボード２がアクセス権を獲得す
ると、第２ＣＰＵボード２は共通バス10および内部バス
17を介して第１ＣＰＵボード１のメモリ16に対しアクセ
スを開始する。
ると、第２ＣＰＵボード２は共通バス10および内部バス
17を介して第１ＣＰＵボード１のメモリ16に対しアクセ
スを開始する。
【００１５】このメモリ16のアクセス中にエラーが発生
すると、エラー検出回路15が作動して調停回路12に通知
した後、レディ監視回路18に通知する。レディ監視回路
18ではエラー発生のため、第２ＣＰＵボード２に対する
レディ通知は行わない。
すると、エラー検出回路15が作動して調停回路12に通知
した後、レディ監視回路18に通知する。レディ監視回路
18ではエラー発生のため、第２ＣＰＵボード２に対する
レディ通知は行わない。
【００１６】調停回路12ではバスゲート13,14 にゲート
コントロール信号を送出し、バスゲート14により共通バ
ス10を介した第２ＣＰＵボード２からのアクセスを切
る。よって、バスゲート14で第１ＣＰＵボード１と第２
ＣＰＵボード２が切れるためメモリ16はフリーになり、
ＣＰＵ11よりメモリ16のアクセスが任意に行うことがで
きるようになる。
コントロール信号を送出し、バスゲート14により共通バ
ス10を介した第２ＣＰＵボード２からのアクセスを切
る。よって、バスゲート14で第１ＣＰＵボード１と第２
ＣＰＵボード２が切れるためメモリ16はフリーになり、
ＣＰＵ11よりメモリ16のアクセスが任意に行うことがで
きるようになる。
【００１７】第２ＣＰＵボード２のレディ監視回路28で
は、第１ＣＰＵボード１のレディ監視回路18からのレデ
ィ信号の返信を待つ間において、図示せざるアクセス時
間監視用カウンタの動作を行う。
は、第１ＣＰＵボード１のレディ監視回路18からのレデ
ィ信号の返信を待つ間において、図示せざるアクセス時
間監視用カウンタの動作を行う。
【００１８】この時、第１ＣＰＵボード１はレディ通知
を行わない為、第２ＣＰＵボード２のレディ監視回路28
はＣＰＵ21に対し強制的にアクセスを中断させる。従っ
て、第１ＣＰＵボード１にてエラーが検出されて第２Ｃ
ＰＵボード２で強制的にアクセスを中断させる迄の間
（数十倍から数百倍のアクセス時間）、第１ＣＰＵボー
ド１のＣＰＵ11はアクセス可能状態になり、ＣＰＵの稼
働率が向上するようになる。
を行わない為、第２ＣＰＵボード２のレディ監視回路28
はＣＰＵ21に対し強制的にアクセスを中断させる。従っ
て、第１ＣＰＵボード１にてエラーが検出されて第２Ｃ
ＰＵボード２で強制的にアクセスを中断させる迄の間
（数十倍から数百倍のアクセス時間）、第１ＣＰＵボー
ド１のＣＰＵ11はアクセス可能状態になり、ＣＰＵの稼
働率が向上するようになる。
【００１９】
【発明の効果】以上の説明から明らかなように本発明に
よれば、マルチＣＰＵ装置において或るＣＰＵボードに
エラーが発生した時、他のＣＰＵボードが直ちに優先し
てアクセス可能となる為、システム動作の停止を回避で
きる効果があり、ＣＰＵ稼働率と装置性能の向上に寄与
するところが大きいという効果を奏する。
よれば、マルチＣＰＵ装置において或るＣＰＵボードに
エラーが発生した時、他のＣＰＵボードが直ちに優先し
てアクセス可能となる為、システム動作の停止を回避で
きる効果があり、ＣＰＵ稼働率と装置性能の向上に寄与
するところが大きいという効果を奏する。
【図１】 本発明の原理構成を示す図である。
【図２】 本発明の一実施例の回路を示す図である。
１は第１ＣＰＵボード ２は第２ＣＰＵボード ・ ・ ｎは第ＮＣＰＵボード 10は共通バス 11は中央処理装置（ＣＰＵ） 12は調停回路 13,14 はバスゲート 15はエラー検出回路 16はメモリ 17は内部バス
Claims (1)
- 【請求項１】 アクセス要求を行う中央処理装置(11)
と、自ボード内のＣＰＵからのアクセス要求と他のＣＰ
Ｕボードからのアクセス要求との調停をとる調停回路(1
2)と、該調停回路(12)の制御により自ボードおよび他の
ＣＰＵボードからのデータの方向決めを行うバスゲート
(13,14)と、メモリアクセス中のエラーの監視をするエ
ラー検出回路(15)と、処理データを蓄積するメモリ(16)
をそれぞれに備えた複数の第１ＣＰＵボード(1) 〜第Ｎ
ＣＰＵボード(n) を共通バス(10)を介して設け、第１Ｃ
ＰＵボード(1) のメモリ(16)のアクセス中にエラーを検
出した時は、自ボード内の調停回路(12)からバスゲート
(13,14) を制御してアクセス権を他のＣＰＵボード(2〜
n)の何れかに譲渡するようにしたことを特徴とするマル
チＣＰＵ装置のアクセス権譲渡回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294030A JPH05134932A (ja) | 1991-11-11 | 1991-11-11 | マルチｃｐｕ装置のアクセス権譲渡回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294030A JPH05134932A (ja) | 1991-11-11 | 1991-11-11 | マルチｃｐｕ装置のアクセス権譲渡回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134932A true JPH05134932A (ja) | 1993-06-01 |
Family
ID=17802359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3294030A Withdrawn JPH05134932A (ja) | 1991-11-11 | 1991-11-11 | マルチｃｐｕ装置のアクセス権譲渡回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134932A (ja) |
-
1991
- 1991-11-11 JP JP3294030A patent/JPH05134932A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |