JPH0528396B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピユータグラフイツクデイス
プレイ装置などに適用される画像情報処理装置に
関する。

〔従来の技術〕

従来、この種画像情報処理装置は表示すべき画
像情報を記憶する表示メモリを備え、該メモリの
各アドレスには、コンピユータの中央処理装置
（以下CPUと称する）から転送された各画像情
報、すなわち１表示画面を形成する複数の最小画
素単位情報のいくつか、すなわち１ワード分から
なる各１画像情報がそれぞれ記憶され、１フイー
ルド期間または１フレーム期間などからなる１表
示期間に、表示メモリから各画像情報が順次に読
み出される。

そして表示メモリから読み出された１画面分の
画像情報にもとづく１画面をCRTなどの表示部
に表示するためには、読み出された各画像情報
を、シフトレジスタなどに一時的に保持し表示走
査に同期して各最小画素単位情報を順次に出力す
る必要があり、このため、この種画像情報処理装
置を備えたコンピユータグラフイツクデイスプレ
イ装置などは、通常、表示メモリとともに、アド
レスカウンタおよびストローブ信号などの種々の
制御信号を発生する制御信号発生回路を備えてい
る。

ところで通常の表示メモリは、帰線期間を含む
各表示期間中に読み出しアクセス、すなわちリー
ドアクセスのみが行なわれ、書き込みアクセス、
すなわちライトアクセスが禁止されるため、書き
換えによる表示メモリの記憶内容の更新すなわち
描画は表示期間以外の期間に行なう必要があり、
この場合描画のための比較的長い時間表示メモリ
のリードアクセスが禁止され、いわゆる待ち時間
が長くなる。

そこで各表示期間中の帰線期間などの表示の合
い間に表示メモリを描画し、描画の時間を少なく
して前述の待ち時間を少なくすることが考案さ
れ、たとえば1983年８月号のアスキー（ASCII，
Vol.7，＃８ August 1983）の151〜152頁には
１文字時間をCRTアクセスとCPUアクセスとに
時分割するアクセス方式が記載されている。

また、帰線期間にのみ表示メモリをリードモデ
イフアイライトアクセス、すなわち読み出しの直
後に書き込みに制御するアクセス方式によりアク
セスして描画する方法も提案され、この場合表示
期間中の帰線期間以外にリードアクセスされたア
ドレス以外のアドレスをCPUなどによりアクセ
スすると、表示メモリの表示サイクルが中断して
表示部の画面が乱れるため、リードモデイフアイ
ライトアクセスが帰線期間のみに行なわれる。

〔発明が解決しようとする問題点〕

しかし、前述のように帰線期間などの表示の合
い間に表示メモリの描画を行なうにしても、表示
メモリに画像情報を書き込める期間が前記表示の
合い間の非常に短い時間に限られるとともに、こ
の間にたとえばCPUから表示メモリに画像情報
を転送する必要があるため、１回の転送では数ア
ドレス分の画像情報しか転送できず、表示メモリ
の描画の終了までには少なくとも１表示期間より
長い期間を要し、描画期間が長くなるとともに、
この間CPUなどは他の処理を行なえない問題点
がある。

また、表示メモリの描画の終了までに数表示期
間を要する場合には、描画途中の不要な画面が表
示され、表示が見苦しくなる問題点がある。

また、表示メモリの一部または全部のアドレス
に、該各アドレスから読み出された画像情報とあ
らたな画像情報とを合成した画像情報を描画する
には、さらに長い描画時間を要する問題点があ
る。

〔問題点を解決するための手段〕

この発明は、表示すべき画像情報を記憶し、表
示期間にリードモデイフアイライトアクセスによ
り各アドレスの読み出し直後に該各アドレスがそ
れぞれ書き込みに制御される表示メモリと、該表
示メモリに非同期に画像情報が書き込まれるとと
もに、書き込みの終了後に前記表示メモリに同期
して書き込まれた画像情報が読み出される補助メ
モリと、前記両メモリから読み出された画像情報
の和，積などを、前記表示メモリの読み出しから
当該読み出しの直後の書き込みに制御されるまで
の間に論理演算処理し該処理にもとづく演算画像
情報を出力する演算処理部と、前記直後の書き込
みに制御される間に前記表示メモリまたは補助メ
モリから読み出された画像情報あるいは前記演算
画像情報を前記表示メモリまたは前記補助メモリ
に出力する画像情報選択出力部とを備えたことを
特徴とする画像情報処理装置である。

〔作用〕

そして、補助メモリが表示メモリのバツフアメ
モリ的に動作し、このとき補助メモリには表示メ
モリの表示サイクルに無関係に画像情報が書き込
まれ、この場合たとえばCPUは、従来表示メモ
リに転送するときより短い時間で画像情報を補助
メモリに転送することになる。

また、表示メモリの各アドレスは読み出し直後
に、該各アドレスから読み出された画像情報また
は補助メモリから読み出された画像情報あるいは
読み出された両画像情報の演算処理により形成さ
れた演算画像情報が書き込まれ、表示メモリの描
画が表示メモリの読み出しと同時に行なわれ、こ
の場合表示メモリの１表示期間内で表示メモリの
全部または一部のアドレスが補助メモリの画像情
報にもとづくあらたな画像情報または、表示メモ
リの画像情報と補助メモリの画像情報とを合成し
た画像情報に書き換えられ、どのような場合にも
表示メモリの描画が１表示期間内で終了する。

〔実施例〕

つぎに、この発明を、その１実施例を示した図
面とともに詳細に説明する。

第１図において、１はコンピユータの中央処理
装置すなわちCPU、２はアドレスカウンタおよ
び制御信号発生回路であり、後述の表示メモリの
読み出し用の列アドレス（以下ロウアドレスと称
する）および行アドレス（以下カラムアドレスと
称する）からなるカウンタアドレス信号を出力す
るアドレスカウンタおよび、表示メモリの書き込
み禁止信号すなわちライトイネーブル信号などの
種々の制御信号を出力する制御信号発生回路から
なる。

３はアドレスセレクタであり、CPU１からア
ドレスバス４を介して入力されたCPUアドレス
信号と、発生回路２からアドレスバスを介して入
力されたカウンタアドレス信号および制御信号と
を選択的にアドレスバス６，７にそれぞれ出力す
る。

８ａ，８ｂ，８ｃはアドレスバス６のアドレス
信号によりアクセスされる第１ないし第３表示メ
モリであり、少なくとも１フイールド分あるいは
１フレーム分の表示すべきカラーの画像情報を３
原色別に記憶する容量のＤ−RAMからなり、た
とえば各１画像情報が８ビツトの３原色データに
より形成される場合、表示メモリ８ａは赤色用の
８ビツトを記憶し、表示メモリ８ｂ，８ｃは緑
色、黄色の８ビツトをそれぞれ記憶する。

９ａ，９ｂ，９ｃはアドレスバス７のアドレス
信号によりアクセスされる第１ないし第４補助メ
モリであり、各表示メモリ８ａ〜８ｃの容量以下
の容量を有するＤ−RAMからなり、画像情報を
表示メモリ８ａ〜８ｃに対応して３原色別に記憶
する。

１０ａ，１０ｂ，１０ｃは双方向性のデータバ
ス１１を介してCPU１に接続された表示側第１
ないし第３バツフアであり、それぞれ３ステート
バツフアからなる。１２ａ，１２ｂ，１２ｃは表
示側第１ないし第３ラツチ、１３ａ，１３ｂ，１
３ｃはデータバス１４ａ，１４ｂ，１４ｃを介し
て各ラツチ１２ａ〜１２ｃに接続された第１ない
し第３演算回路、１５ａは表示メモリ８ａ、バツ
フア１０ａ、ラツチ１２ａ、演算回路１３ａの間
に介在するデータバス、１５ｂは表示メモリ８
ｂ、バツフア１０ｂ、ラツチ１２ｂ，演算回路１
３ｂの間に介在するデータバス、１５ｃは表示メ
モリ８ｃ、バツフア１０ｃ、ラツチ１２ｃ、演算
回路１３ｃの間に介在するデータバスである。

１６ａ，１６ｂ，１６ｃはデータバス１５ａ〜
１５ｃそれぞれに接続された第１ないし第３シフ
トレジスタであり、入力された並列データを直列
データにそれぞれ変換し、表示部を形成する
CRT１７に前記変換により形成された３原色画
像信号をそれぞれ順次に出力する。

１８ａ，１８ｂ，１８ｃはデータバス１１を介
してCPU１に接続された補助側第１ないし第３
バツフアであり、それぞれ３ステートバツフアか
らなる。１９ａ，１９ｂ，１９ｃはデータバス２
０ａ，２０ｂ，２０ｃを介して演算回路１４ａ〜
１４ｃそれぞれに接続された補助側第１ないし第
３ラツチ、２１ａは補助メモリ９ａ、演算回路１
３ａ、バツフア１８ａ、ラツチ１９ａの間に介在
するデータバス、２１ｂは補助メモリ９ｂ、演算
回路１３ｂ、バツフア１８ｂ、ラツチ１９ｂの間
に介在するデータバス、２１ｃは補助メモリ９
ｃ、演算回路１３ｃ、バツフア１８ｃ、ラツチ１
９ｃの間に介在するデータバスである。

２２はデータバス１４ａ〜１４ｃおよびデータ
バス２０ａ〜２０ｃのデータが入力されるデータ
解析回路であり、演算回路１３ａ〜１３ｃととも
に演算処理部を形成し、データバス２３ａ，２３
ｂ，２３ｃを介して演算回路１３ａ〜１３ｃに制
御情報を出力する。

なお、演算回路１３ａ〜１３ｃは画像情報選択
出力部も形成する。

そして表示メモリ８ａ〜８ｃは、表示期間にア
ドレスセレクタ３を介した発生回路２からのカウ
ンタアドレス信号が入力され、該カウンタアドレ
ス信号中のロウアドレス、カラムアドレスにもと
づき、表示メモリ８ａ〜８ｃの各アドレスがアク
セスされ、各アドレスに記憶された原色別の画像
情報がレジスタ１６ａ〜１６ｃにそれぞれ読み出
され、各レジスタ１６ａ〜１６ｃからCRT１７
に前記原色別の画像情報にもとづく３原色画像信
号が出力され、該３原色画像信号にもとづくカウ
ー画面がCRT１７に表示される。

なお、表示期間中の帰線期間以外にはバツフア
１０ａ〜１０ｃがハイインピーダンスに制御さ
れ、データバス１１と表示メモリ８ａ〜８ｃとの
間が切断されて表示メモリ８ａ〜８ｃのCPU１
による書き込みが禁止される。

また、CPU１による書き込みを行なう場合は、
表示期間中の帰線期間に、表示メモリ８ａ〜８ｃ
にアドレスセレクタ３を介したCPU１からの
CPUアドレス信号が入力され、該CPUアドレス
信号中のロウアドレス、カラムアドレスにより表
示メモリ８ａ〜８ｃの各アドレスがアクセスされ
るとともに、表示メモリ８ａ〜８ｃにバツフア１
０ａ〜１０ｃを介したCPU１からの画像情報が
原色別に入力され、表示メモリ８ａ〜８ｃが
CPU１により書き込まれる。

一方、補助メモリ９ａ〜９ｃは、通常、アドレ
スセレクタ３を介したCPU１からのCPUアドレ
ス信号が入力され、該CPUアドレス信号中のロ
ウアドレス、カラムアドレスにより各アドレスが
アクセスされるとともに、バツフア１８ａ〜１８
ｃを介したCPU１からの画像情報が原色別に入
力される。

そこで補助メモリ９ａ〜９ｃは、表示メモリ８
ａ〜８ｃの表示期間中にも、表示メモリ８ａ〜８
ｃに非同期にCPU１からの画像情報が原色別に
書き込まれる。

そして補助メモリ９ａ〜９ｃの書き込みが終了
し、つぎに補助メモリ９ａ〜９ｃの画像情報また
は、表示メモリ８ａ〜８ｃの画像情報と補助メモ
リ９ａ〜９ｃの画像情報とを合成した画像情報を
原色別に表示メモリ８ａ〜８ｃに転送するとき、
すなわち補助メモリ９ａ〜９ｃの画像情報を表示
メモリ８ａ〜８ｃに反映する場合は、表示期間に
補助メモリ９ａ〜９ｃがアドレスセレクタ３を介
した発生回路２のカウンタアドレス信号によりア
クセスされるとともに、バツフア１８ａ〜１８ｃ
がハイインピーダンスになつてCPU１と補助メ
モリ９ａ〜９ｃとの間が切断される。

そこで発生回路２のカウンタアドレス信号によ
り、表示メモリ８ａ〜８ｃと補助メモリ９ａ〜９
ｃとが同期してアクセスされ、このとき両メモリ
８ａ〜８ｃ，９ａ〜９ｃは、リードモデイフアイ
ライトアクセスにより、各アドレスが読み出し直
後に書き込みに制御される。

そして表示メモリ８ａ〜８ｃの各アドレスから
読み出された原色別の画像情報は、ラツチ１２ａ
〜１２ｃを介して、データ解析回路２２に入力さ
れるとともに演算回路１３ａ〜１３ｃにそれぞれ
入力され、同様に、補助メモリ９ａ〜９ｃの各ア
ドレスから読み出された原色別の画像情報は、ラ
ツチ１９ａ〜１９ｃを介して、データ解析回路２
２に入力されるとともに演算回路１３ａ〜１３ｃ
にそれぞれ入力される。

さらに、解析回路２２は、表示メモリ８ａ〜８
ｃから同時に入力された３原色の情報の和、積な
どの演算処理または、補助メモリ９ａ〜９ｃから
同時に入力された３原色の情報の和、積などの演
算処理あるいは、表示メモリ８ａ〜８ｃの各原色
の情報と補助メモリ９ａ〜９ｃの各原色の情報と
の和、積などの演算処理を行なつて、演算回路１
３ａ〜１３ｃにそれぞれビツト変換、出力選択な
どの制御情報を出力する。

そして制御情報にもとづき、各演算回路１３ａ
〜１３ｃは、表示メモリ８ａ〜８ｃから入力され
た原色別の画像情報の一部または全部のビツト
を、補助メモリ９ａ〜９ｃから入力された原色別
の画像情報の一部または全部のビツトの値に置き
換えた原色別の第１の演算画像情報あるいは、補
助メモリ９ａ〜９ｃから入力された原色別の画像
情報の一部または全部のビツトを、表示メモリ８
ａ〜８ｃから入力された原色別の画像情報の一部
または全部のビツトの値に置き換えた原色別の第
２の演算画像情報を形成する。なお、第１、第２
の演算画像情報を同時に形成する場合もある。

さらに、表示メモリ８ａ〜８ｃの各アドレスが
書き込みになると、制御情報にもとづき、各演算
回路１３ａ〜１３ｃは、形成した原色別の第１の
演算画像情報または表示メモリ８ａ〜８ｃから入
力された原色別の画像情報あるいは補助メモリ９
ａ〜９ｃから入力された原色別の画像情報をデー
タバス１５ａ〜１５ｃにそれぞれ出力するととも
に、第２の演算画像情報あるいはデータバス１５
ａ〜１５ｃに出力しなかつた原色別の残りの２個
の画像情報の１つをデータバス２１ａ〜２１ｃに
それぞれ出力する。

そこで表示メモリ８ａ〜８ｃの各アドレスは、
従来書き込みが禁止されている表示期間におい
て、リードモデイフアイライトアクセスにより読
み出し直後にデータバス１５ａ〜１５ｃそれぞれ
の原色別の画像情報が書き込まれ、１表示期間内
で表示メモリ８ａ〜８ｃの各アドレスの書き換え
が終了する。

また、データバス１５ａ〜１５ｃそれぞれの原
色別の画像情報がシフトレジスタ１６ａ〜１６ｃ
にも入力され、表示メモリ８ａ〜８ｃの書き換え
中の１表示期間には、CRT１７に書き換え中の
画像情報にもとづくカラー画面が、表示メモリ８
ａ〜８ｃが読み出された画像情報にもとづくカラ
ー画面を表示するときと変わることなく表示され
る。なお、シフトレジスタ１６ａ〜１６ｃそれぞ
れのロードクロツクは、表示メモリ８ａ〜８ｃそ
れぞれに対する後述の書き込み禁止信号または別
途入力されたクロツク信号により形成される。

一方、補助メモリ９ａ〜９ｃの書き換えも、表
示メモリ８ａ〜８ｃと同様に１表示期間で終了す
る。

ところで前述のリードモデイフアイライトアク
セスのときの動作タイミングはつぎに説明するよ
うになる。

すなわち、リードモデイフアイライトアクセス
中の表示メモリ８ａ〜８ｃは、第２図ａ，ｂに示
すようにロウアドレス入力期間Taおよびカラム
アドレス入力期間Tbが設定され、期間Ta，Tb
に同図ｃのロウアドレスRA、カラムアドレス
CAを順次に取り込み、取り込んだロウアドレス
RA、カラムアドレスCAにもとづくアドレスが
アクセスされる。

そしてロウアドレスRA、カラムアドレスCA
によりアクセスされたたとえば表示メモリ８ａ
は、該アクセスにもとづく読み出しの間Tcに第
２図ｄに示すように出力禁止が解除され、このと
き前記ロウアドレスRA、カラムアドレスCAに
よりアクセスされたアドレスから同図ｅに示すよ
うにたとえば赤色の画像情報Daが読み出され、
画像情報Daの読み出し直後に当該アドレスにデ
ータバス１５ａの赤色の画像情報Dbが書き込ま
れる。

さらに、画像情報Daがデータバス１５ａに出
力されたときに、ラツチ１２ａは第２図ｆに示す
ようにラツチ信号が入力され、該ラツチ信号にも
とづき同図ｇに示すように画像情報Daをラツチ
して出力する。

また、ラツチ１２ａから画像情報Daが出力さ
れる間に、第２図ｈに示すように解析回路２２か
ら演算回路１３ａに制御情報Dcが出力され、該
制御情報Dcにもとづく演算回路１３ａの動作に
より、表示メモリ８ａの読み出されたアドレスに
書き込むべき画像情報Dbが、データバス１５ａ
に出力される。

さらに、画像情報Dbの出力中の期間Tdに第２
図ｉに示すように表示メモリ８ａの書き込みの禁
止が解除され、該解除にもとづき表示メモリ８ａ
に画像情報Dbが書き込まれる。

なお、第２図ｄ，ｉは理論１（以下“１”と称
する）のときに読み出しを禁止する出力禁止信
号、書き込みを禁止する書き込み禁止信号を示
す。

また、表示メモリ８ｂ，８ｃについても第２図
ａ〜ｉのタイミング制御が行なわれ、補助メモリ
９ａ〜９ｃは表示メモリ８ａ〜８ｃに同期してタ
イミング制御される。

ところで解析回路２２の演算処理にもとづいて
形成される第１、第２の演算画像情報は、演算処
理の方法にもとづき、表示メモリ８ａ〜８ｃの画
像情報の一部または全部を、補助メモリ９ａ〜９
ｃの画像情報の一部または全部に変更した画像情
報あるいは、補助メモリ９ａ〜９ｃの画像情報の
一部または全部を、表示メモリ８ａ〜８ｃの画像
情報の一部または全部に変更した第２の演算画像
情報もしくは、表示メモリ８ａ〜８ｃの一部また
は全部の画像情報と補助メモリ９ａ〜９ｃの一部
または全部の画像情報とを合成した画像情報にな
る。

たとえば、各原色の画像情報が原色別の８ビツ
トのデータでそれぞれ形成され、表示メモリ８ａ
〜８ｃから同時に読み出された画像情報Dα，
Dβ，Dγが第３図ａのデータ、補助メモリ９ａ〜
９ｃから同時に読み出された画像情報Dx，Dy，
Dzが同図ｂのデータの場合に、各情報Dα，Dβ，
Dγの同時に論理０（以下“０”と称する）になる
ビツトの値と、補助メモリ９ａ〜９ｃから読み出
された同図ｂの原色別の画像情報Dx，Dy，Dzそ
れぞれのビツトの値と交換して第１、第２の演算
画像情報を形成する制御情報を出力すると、第１
の演算画像情報は同図ａの画像情報Dα′，Dβ′，
Dγ′になり、第２の演算画像情報は同図ｂの画像
情報Dx′，Dy′，Dz′になる。なお、図中のMSB，
LSBは最上位、最下位のビツトをそれぞれ示す。

そして第１の演算画像情報Dα′，Dβ′，Dγ′を表
示メモリ８ａ〜８ｃにそれぞれ転送し、第２の演
算画像情報Dx′，Dy′，Dz′を補助メモリ９ａ〜９
ｃにそれぞれ転送することにより、表示メモリ８
ａ〜８ｃの内容が第３図ａの第１の演算画像情報
Dα′，Dβ′，Dγ′に書き換えられるとともに、補助
メモリ９ａ〜９ｃの内容が同図ｂの第２の演算画
像情報Dx′，Dy′，Dz′に書き換えられ、このとき
表示メモリ８ａ〜８ｃの画像情報は一部のビツト
が補助メモリ９ａ〜９ｃのビツトの値に変更され
た画像情報になる。

これは、たとえば表示メモリ８ａ〜８ｃの画像
情報Dα，Dβ，Dγにもとづくカラー画面の空白
の部分に、補助メモリ９ａ〜９ｃの画像情報Dx，
Dy，Dz中の前記空白の部分の画面を挿入する場
合に相当する。

また、画像情報が原色別の８ビツトのデータで
形成され、情報Dα，Dβ，Dγが第４図ａのデー
タ、情報Dx，Dy，Dzが同図ｂのデータの場合
に、情報Dx，Dy，Dzの同一のビツトが１つでも
“０”でなければ、情報データDx，Dy，Dzの当
該ビツトに対応する情報Dα，Dβ，Dγのビツト
に情報Dx，Dy，Dzの該各ビツトの値をそれぞれ
挿入して演算画像情報を形成する制御情報を出力
すると、該第１の演算画像情報は同図ａの演算画
像情報Dα″，Dβ″，Dγ″になる。

そして第１の演算画像情報Dα″，Dβ″，Dγ″を
表示メモリ８ａ〜８ｃにそれぞれ転送するととも
に、情報Dx，Dy，Dzを補助メモリ９ａ〜９ｃに
それぞれ転送すると、表示メモリ８ａ〜８ｃの内
容は第４図ａの第１の演算画像情報Dα″，Dβ″，
Dγ″に書き換えられ、補助メモリ９ａ〜９ｃの内
容は同図ｂの情報Dx，Dy，Dzに保持される。

これは、たとえば表示メモリ８ａ〜８ｃの画像
情報Dα，Dβ，Dγにもとづくカラー画面の一部
を削除して、補助メモリ９ａ〜９ｃの画像情報
Dx，Dy，Dz中の前記一部に対応する画面を挿入
する場合に相当する。

そしてリードモデイフアイライトアクセスによ
り、表示メモリ８ａ〜８ｃの各アドレスには、該
各アドレスの読み出し直後に、直ちに、第１また
は第２の演算画像情報あるいは、表示メモリ８ａ
〜８ｃの各アドレスから読み出された画像情報も
しくは、補助メモリ９ａ〜９ｃの同一アドレスか
ら読み出された画像情報が書き込まれるため、い
かなる場合にも表示メモリ８ａ〜８ｃの描画が、
１フイールド期間または１フレーム期間からなる
１表示期間に終了する。

さらに、表示メモリ８ａ〜８ｃの描画中の１表
示期間に、表示メモリ８ａ〜８ｃに描画される１
フイールド分または１フレーム分の画像情報にも
とづくカラー画面が表示メモリ８ａ〜８ｃのアク
セスにしたがつてCRT１７に表示され、この場
合、描画が１表示期間で終了するため、補助メモ
リ９ａ〜９ｃを設けずに、たとえばCPU１によ
り表示メモリ８ａ〜８ｃの帰線期間に表示メモリ
８ａ〜８ｃをアクセスし、表示メモリ８ａ〜８ｃ
の描画が１表示期間より長い期間で終了する場合
のように、描画途中の不要なカラー画面を表示す
ることがない。

また、表示メモリ８ａ〜８ｃの描画と同時に、
補助メモリ９ａ〜９ｃに、表示メモリ８ａ〜８ｃ
に描画されなかつた第１または第２の演算画像情
報あるいは表示メモリ８ａ〜８ｃから読み出され
た画像情報もしくは補助メモリ９ａ〜９ｃから読
み出された画像情報を描画することにより、たと
えば表示メモリ８ａ〜８ｃから読み出された画像
情報を描画すれば、つぎの１表示期間に、表示メ
モリ８ａ〜８ｃの画像情報を再び元に戻すことも
可能になる。

ところで表示メモリ８ａ〜８ｃに、くり返し模
様でない画像情報を原色別に描画する場合は、補
助メモリ９ａ〜９ｃの容量を１フレーム分または
１フイールド分の容量にしなければならないが、
くり返し模様の画像情報を原色別に描画する場合
には、補助メモリ９ａ〜９ｃの容量は、くり返し
模様の１単位分の画像情報を記憶する容量にする
ことができ、補助メモリ９ａ〜９ｃを小型にする
ことができる。なお、この場合は表示メモリ８ａ
〜８ｃの読み出しに同期して補助メモリ９ａ〜９
ｃの各アドレスをくり返し読み出すとともに、補
助メモリ９ａ〜９ｃの描画を禁止することが必要
である。

なお、前記実施例ではカラー画面をCRT１７
に表示するために、原色別の３個の表示メモリ８
ａ〜８ｃを設けたが、たとえば白黒画面をCRT
１７に表示する場合などには表示メモリは１つで
よく、この場合補助メモリも１つでよい。また、
表示メモリ８ａ〜８ｃの個数が２個、４個以上の
ときに適用できるのも勿論である。

さらに、リードモデイフアイライトアクセスを
行なうために、発生回路２のカウンタアドレス信
号を表示メモリ８ａ〜８ｃのアクセスと補助メモ
リ９ａ〜９ｃのアクセスとに共用したが、たとえ
ば補助メモリ９ａ〜９ｃを、カウンタアドレス信
号に同期したアドレス信号を出力する別個のアド
レス発生器によりアクセスしてもよい。

〔発明の効果〕

したがつて、この発明の画像情報処理装置によ
ると、たとえばCPUから補助メモリへの画像情
報の転送が表示メモリの表示期間中に表示メモリ
に非同期に行なえるとともに、表示メモリへの演
算画像情報または表示メモリから読み出された画
像情報あるいは補助メモリから読み出された画像
情報の描画がどのような場合でも１表示期間内で
終了するため、表示メモリの描画を著しく高速で
行なうことができるとともに、たとえばCPUは
従来より短い時間だけ画像情報の転送に用いられ
て残りの時間に他の処理を行なうことができ、か
つ、描画途中の不要な画面の表示を防止すること
ができる。

また、実施例では表示メモリの描画と同時に補
助メモリの描画も行なうため、たとえば補助メモ
リに表示メモリから読み出された画像情報を描画
することにより、表示メモリの画像情報を再び元
に戻すことも短時間に行なえる。

【図面の簡単な説明】

図面はこの発明の画像情報処理装置の１実施例
を示し、第１図はブロツク図、第２図ａ〜ｉは動
作説明用タイミングチヤート、第３図ａ，ｂは演
算処理の１例の説明図、第４図ａ，ｂは演算処理
の他の例の説明図である。 １……CPU、２……アドレスカウンタおよび
制御信号発生回路、３……アドレスセレクタ、８
ａ，８ｂ，８ｃ……第１ないし第３表示メモリ、
９ａ，９ｂ，９ｃ……第１ないし第３補助メモ
リ、１０ａ，１０ｂ，１０ｃ……表示側第１ない
し第３バツフア、１２ａ，１２ｂ，１２ｃ……表
示側第１ないし第３ラツチ、１３ａ，１３ｂ，１
３ｃ……第１ないし第３演算回路、１６ａ，１６
ｂ，１６ｃ……第１ないし第３シフトレジスタ、
１７……CRT、１８ａ，１８ｂ，１８ｃ……補
助側第１ないし第３バツフア、１９ａ，１９ｂ，
１９ｃ……補助側第１ないし第３ラツチ、２２…
…データ解析回路。

Claims (1)

【特許請求の範囲】
1. １ 表示すべき画像情報を記憶し、表示期間にリ
   ードモデイフアイライトアクセスにより各アドレ
   スの読み出し直後に該各アドレスがそれぞれ書き
   込みに制御される表示メモリと、該表示メモリに
   非同期に画像情報が書き込まれるとともに、書き
   込みの終了後に前記表示メモリに同期して書き込
   まれた画像情報が読み出される補助メモリと、前
   記両メモリから読み出された画像情報の和，積な
   どを、前記表示メモリの読み出しから当該読み出
   しの直後の書き込みに制御されるまでの間に論理
   演算処理し該処理にもとづく演算画像情報を形成
   する演算処理部と、前記直後の書き込みに制御さ
   れる間に前記表示メモリまたは補助メモリから読
   み出された画像情報あるいは前記演算画像情報を
   前記表示メモリまたは前記補助メモリに出力する
   画像情報選択出力部とを備えたことを特徴とする
   画像情報処理装置。