JPH0513541B2 - - Google Patents
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- JPH0513541B2 JPH0513541B2 JP24893386A JP24893386A JPH0513541B2 JP H0513541 B2 JPH0513541 B2 JP H0513541B2 JP 24893386 A JP24893386 A JP 24893386A JP 24893386 A JP24893386 A JP 24893386A JP H0513541 B2 JPH0513541 B2 JP H0513541B2
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- amplifier circuit
- stage amplifier
- semiconductor chip
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- ground
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- 239000004065 semiconductor Substances 0.000 claims description 34
- 230000003071 parasitic effect Effects 0.000 description 19
- 238000002955 isolation Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は例えばオーデイオ用アンプ回路等のよ
うに、多段縦続接続された増幅回路を内蔵した半
導体集積回路(IC)の改良に関する。
うに、多段縦続接続された増幅回路を内蔵した半
導体集積回路(IC)の改良に関する。
(ロ) 従来の技術
従来より、例えば第2図に示す如き縦続接続さ
れた大信号系の出力段増幅回路1と小信号系の前
段増幅回路2とを内蔵したICにおいては、電位
降下による回路間の影響を防ぐ各々に独立したア
ースパツドを設ける手法が例えば特願昭60−
176217号に記載されている。同図において、3は
入力端子、4は出力端子、5はVcc端子であり、
入力端子3に印加された入力信号を前段増幅回路
2で電圧増幅し、SEPP(シングルエンドプツシ
ユプル)から成る出力段増幅回路1で電流増幅し
て出力端子4に接続される負荷を駆動するように
構成されている。そして出力段増幅回路1と前段
増幅回路2とでアースの電位を共通すると、出力
段増幅回路1で増幅された信号電流によつてアー
スの配線に電位降下が生じ、これが前段増幅回路
2に帰還されて発振等の不都合を生じることにな
るのである。
れた大信号系の出力段増幅回路1と小信号系の前
段増幅回路2とを内蔵したICにおいては、電位
降下による回路間の影響を防ぐ各々に独立したア
ースパツドを設ける手法が例えば特願昭60−
176217号に記載されている。同図において、3は
入力端子、4は出力端子、5はVcc端子であり、
入力端子3に印加された入力信号を前段増幅回路
2で電圧増幅し、SEPP(シングルエンドプツシ
ユプル)から成る出力段増幅回路1で電流増幅し
て出力端子4に接続される負荷を駆動するように
構成されている。そして出力段増幅回路1と前段
増幅回路2とでアースの電位を共通すると、出力
段増幅回路1で増幅された信号電流によつてアー
スの配線に電位降下が生じ、これが前段増幅回路
2に帰還されて発振等の不都合を生じることにな
るのである。
第3図は斯る構造のICを示す平面図で、6は
半導体チツプ、7,8は第1、第2のアースパツ
ド、9,10は第1、第2のアース電極である。
半導体チツプ6の表面には所定のプロセスによつ
て第2図の回路が2チヤンネル分組み込まれ、回
路を構成するとトランジスタは夫々分離領域で囲
まれて分離される。そして出力段増幅回路1の周
囲を囲むように第1アース電極9が設けられ、且
つその下の分離領域とオーミツクコンタクトする
ことにより、大電流を扱う出力トランジスタの寄
生電流を直ちに吸い出すように構成している。ま
た、前段増幅回路2の近傍には第2アース電極1
0が設けられ、半導体チツプ6とは電気的に独立
して前段増幅回路2にアース電位を供給する。そ
して上述した理由より、第1、第2のアース電極
9,10夫々に独立した第1、第2のアースパツ
ド7,8を設け、外部接続用の端子としている。
半導体チツプ、7,8は第1、第2のアースパツ
ド、9,10は第1、第2のアース電極である。
半導体チツプ6の表面には所定のプロセスによつ
て第2図の回路が2チヤンネル分組み込まれ、回
路を構成するとトランジスタは夫々分離領域で囲
まれて分離される。そして出力段増幅回路1の周
囲を囲むように第1アース電極9が設けられ、且
つその下の分離領域とオーミツクコンタクトする
ことにより、大電流を扱う出力トランジスタの寄
生電流を直ちに吸い出すように構成している。ま
た、前段増幅回路2の近傍には第2アース電極1
0が設けられ、半導体チツプ6とは電気的に独立
して前段増幅回路2にアース電位を供給する。そ
して上述した理由より、第1、第2のアース電極
9,10夫々に独立した第1、第2のアースパツ
ド7,8を設け、外部接続用の端子としている。
(ハ) 発明が解決しようとする問題点
しかしながら、従来の半導体集積回路では出力
段増幅回路1や前段増幅回路2の寄生電流の全て
を第1アース電極9のみで吸い出す為、寄生電流
によつて半導体チツプ6に電位勾配が発生し、前
段増幅回路2部において発振や寄生サイリスタ等
の不都合を生じる欠点があつた。
段増幅回路1や前段増幅回路2の寄生電流の全て
を第1アース電極9のみで吸い出す為、寄生電流
によつて半導体チツプ6に電位勾配が発生し、前
段増幅回路2部において発振や寄生サイリスタ等
の不都合を生じる欠点があつた。
(ニ) 問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、前段増
幅回路2を形成した領域の半導体チツプ6とオー
ミツクコンタクトし且つ出力段増幅回路1が形成
された領域の半導体チツプ6とはオーミツクコン
タクトせず半導体チツプ6上を延在して第1アー
スパツド7に接続する第3のアース電極11を設
けることにより、従来の欠点を大幅に改善した半
導体集積回路を提供するものである。
幅回路2を形成した領域の半導体チツプ6とオー
ミツクコンタクトし且つ出力段増幅回路1が形成
された領域の半導体チツプ6とはオーミツクコン
タクトせず半導体チツプ6上を延在して第1アー
スパツド7に接続する第3のアース電極11を設
けることにより、従来の欠点を大幅に改善した半
導体集積回路を提供するものである。
(ホ) 作用
本発明によれは、前段増幅回路2付近の寄生電
流を直ちに第3のアース電極11で吸い出すこと
ができ、しかも第3のアース電極11を第1アー
スパツド7に接続することによつて他に全く影響
を与えずに半導体チツプ6の電位を安定にするこ
とができる。
流を直ちに第3のアース電極11で吸い出すこと
ができ、しかも第3のアース電極11を第1アー
スパツド7に接続することによつて他に全く影響
を与えずに半導体チツプ6の電位を安定にするこ
とができる。
(ヘ) 実施例
以下、本発明を図面を参照しながら詳細に説明
する。
する。
第1図は本発明の半導体集積回路を示す平面図
で、6は半導体チツプ、7,8は第1、第2のア
ースパツド、9,10,11は第1乃至第3のア
ース電極である。半導体チツプ6の表面には所定
のプロセスによつて第2図の回路が2チヤンネル
分上下対象になるように作り込まれ、前段増幅回
路2を構成するトランジスタ及び出力段増幅回路
1のSEPPを構成するパワートランジスタは夫々
分離領域で囲まれて分離される。個々に分離され
たトランジスタは電極配線によつて所定の機能を
果すように接続され、半導体チツプ6の外周部付
近には外部接続用の互いに独立した第1、第2の
アースパツド7,8が配置される。そして各チヤ
ンネルの出力段増幅回路1の領域を各々囲むよう
にその下の分離領域とコンタクトホール12を介
してオーミツクコンタクトする第1アース電極9
が設けられ、大電流を扱う出力段増幅回路1の寄
生電流を直ちに回収するように構成されて更に第
1アースパツド7に接続される。また、前段増幅
回路2の近傍には半導体チツプ6とは電気的に独
立した第2アース電極10が延在し、第2アース
パツド8に接続される。
で、6は半導体チツプ、7,8は第1、第2のア
ースパツド、9,10,11は第1乃至第3のア
ース電極である。半導体チツプ6の表面には所定
のプロセスによつて第2図の回路が2チヤンネル
分上下対象になるように作り込まれ、前段増幅回
路2を構成するトランジスタ及び出力段増幅回路
1のSEPPを構成するパワートランジスタは夫々
分離領域で囲まれて分離される。個々に分離され
たトランジスタは電極配線によつて所定の機能を
果すように接続され、半導体チツプ6の外周部付
近には外部接続用の互いに独立した第1、第2の
アースパツド7,8が配置される。そして各チヤ
ンネルの出力段増幅回路1の領域を各々囲むよう
にその下の分離領域とコンタクトホール12を介
してオーミツクコンタクトする第1アース電極9
が設けられ、大電流を扱う出力段増幅回路1の寄
生電流を直ちに回収するように構成されて更に第
1アースパツド7に接続される。また、前段増幅
回路2の近傍には半導体チツプ6とは電気的に独
立した第2アース電極10が延在し、第2アース
パツド8に接続される。
そして本発明の特徴とする第3のアース電極1
1が、前段増幅回路2が形成された領域の近傍で
分離領域を介して半導体チツプ6とオーミツクコ
ンタクトをなし、出力段増幅回路1の領域を半導
体チツプ6とはオーミツクコンタクトせずに横断
して第1アースパツド7に接続される。
1が、前段増幅回路2が形成された領域の近傍で
分離領域を介して半導体チツプ6とオーミツクコ
ンタクトをなし、出力段増幅回路1の領域を半導
体チツプ6とはオーミツクコンタクトせずに横断
して第1アースパツド7に接続される。
斯る構成によれば、第3のアース電極11によ
つて前段増幅回路2が形成された領域における半
導体チツプ6の寄生電流を効果的に吸出すること
ができ、さらに他の回路へ全く影響を与えること
が無い。
つて前段増幅回路2が形成された領域における半
導体チツプ6の寄生電流を効果的に吸出すること
ができ、さらに他の回路へ全く影響を与えること
が無い。
即ち、前段増幅回路2は高利得で設計されるの
が普通であり、吸出した寄生電流によつてアース
電位が不安定になるのは避けなけならないから、
前段増幅回路2が形成された領域の寄生電流を第
2アース電極10で吸出すことは出来ない。一
方、第1のアース電極9を延長して前段増幅回路
2付近でオーミツクコンタクトされると、第1の
アース電極9のインピーダンスと大電流を吸う出
力段増幅回路1の寄生電流によつてかなり大きな
電位降下が発生し、前段増幅回路2付近の半導体
チツプ6の電位を不安定にして発振等を招き易く
なる。これに対して本発明によれば、前段増幅回
路2付近の寄生電流は出力段増幅回路1付近の寄
生電流に比べれば極く僅かであるから第3のアー
ス電極11自身の電位も降下も極く僅かであり、
しかも第1のアースパツド7以降は低インピーダ
ンスの金属細線と外部リードによつて吸出される
ので、第1のアース電極9が吸出した寄生電流に
よつて影響されること無く、前段増幅回路2付近
の半導体チツプ6の電位を安定にせしめ、回路の
発振や寄生サイリスタの発生等を未然に防げこと
ができる。また、出力段増幅回路1付近の半導体
チツプ6とは独立しているので、大電流を扱う出
力段増幅回路1の寄生電流には何等影響を受けな
い。尚、出力段増幅回路1が扱う電流がかなり大
きく、金属細線のインピーダンスをも問題になる
ようであれば、第3のアース電極11専用に独立
したグランドパツドを設ける手法も考えられる。
更にまた、第3のアース電極11を上下線対象と
なるよう、第1、第2チヤネルの領域の略中央に
配設することによつて各チヤネルにおける半導体
チツプ6の電位がアンバランスになることを防い
でいる。このことは第1、第2アース電極9,1
0についても同様であり、そのため第1、第2ア
ースパツド7,8は第1、第2アース電極9,1
0が上下線対象となるよう、それらの中央に配設
されている。
が普通であり、吸出した寄生電流によつてアース
電位が不安定になるのは避けなけならないから、
前段増幅回路2が形成された領域の寄生電流を第
2アース電極10で吸出すことは出来ない。一
方、第1のアース電極9を延長して前段増幅回路
2付近でオーミツクコンタクトされると、第1の
アース電極9のインピーダンスと大電流を吸う出
力段増幅回路1の寄生電流によつてかなり大きな
電位降下が発生し、前段増幅回路2付近の半導体
チツプ6の電位を不安定にして発振等を招き易く
なる。これに対して本発明によれば、前段増幅回
路2付近の寄生電流は出力段増幅回路1付近の寄
生電流に比べれば極く僅かであるから第3のアー
ス電極11自身の電位も降下も極く僅かであり、
しかも第1のアースパツド7以降は低インピーダ
ンスの金属細線と外部リードによつて吸出される
ので、第1のアース電極9が吸出した寄生電流に
よつて影響されること無く、前段増幅回路2付近
の半導体チツプ6の電位を安定にせしめ、回路の
発振や寄生サイリスタの発生等を未然に防げこと
ができる。また、出力段増幅回路1付近の半導体
チツプ6とは独立しているので、大電流を扱う出
力段増幅回路1の寄生電流には何等影響を受けな
い。尚、出力段増幅回路1が扱う電流がかなり大
きく、金属細線のインピーダンスをも問題になる
ようであれば、第3のアース電極11専用に独立
したグランドパツドを設ける手法も考えられる。
更にまた、第3のアース電極11を上下線対象と
なるよう、第1、第2チヤネルの領域の略中央に
配設することによつて各チヤネルにおける半導体
チツプ6の電位がアンバランスになることを防い
でいる。このことは第1、第2アース電極9,1
0についても同様であり、そのため第1、第2ア
ースパツド7,8は第1、第2アース電極9,1
0が上下線対象となるよう、それらの中央に配設
されている。
(ト) 発明の効果
以上説明した如く、本発明によれは第3のアー
ス電極11によつて前段増幅回路2が形成された
領域における半導体チツプ6の寄生電流を効果的
に吸出すことができるので、前段増幅回路2の領
域の半導体チツプ6の電位を安定にして回路の発
振や寄生サイリスタの発生等を未然に防げる利点
を有する。さらに、第3のアース電極11を直接
第1のアースパツド7に接続することによつて、
前段増幅回路2の寄生電流を吸出す際に他の回路
への影響を完全に無くすことができる利点をも有
する。
ス電極11によつて前段増幅回路2が形成された
領域における半導体チツプ6の寄生電流を効果的
に吸出すことができるので、前段増幅回路2の領
域の半導体チツプ6の電位を安定にして回路の発
振や寄生サイリスタの発生等を未然に防げる利点
を有する。さらに、第3のアース電極11を直接
第1のアースパツド7に接続することによつて、
前段増幅回路2の寄生電流を吸出す際に他の回路
への影響を完全に無くすことができる利点をも有
する。
第1図は本発明の半導体集積回路装置を示す平
面図、第2図は一般的な増幅回路を示す回路図、
第3図は従来の半導体集積回路装置を示す平面図
である。 1は大信号系の出力段増幅回路、2は小信号系
の前段増幅回路、6は半導体チツプ、7,8は第
1、第2のアースパツド、9乃至11は第1乃至
第3のアース電極である。
面図、第2図は一般的な増幅回路を示す回路図、
第3図は従来の半導体集積回路装置を示す平面図
である。 1は大信号系の出力段増幅回路、2は小信号系
の前段増幅回路、6は半導体チツプ、7,8は第
1、第2のアースパツド、9乃至11は第1乃至
第3のアース電極である。
Claims (1)
- 1 出力段増幅回路及びその前段に設けられた前
段増幅回路と、前記出力段増幅回路のパワートラ
ンジスタを囲むように半導体チツプとオーミツク
コンタクトした第1アース電極と、前記前段増幅
回路に接地電位を印加する第2アース電極と、前
記第1アース電極と接続した外部接続用の第1ア
ースパツドと、前記第2アース電極と接続した外
部接続用の第2アースパツドとを具備した半導体
集積回路装置において、前記前段増幅回路が形成
された領域のみで前記半導体チツプとオーミツク
コンタクトし且つ前記半導体チツプ上を延在して
前記第1アースパツドに接続した第3アース電極
を設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24893386A JPS63102350A (ja) | 1986-10-20 | 1986-10-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24893386A JPS63102350A (ja) | 1986-10-20 | 1986-10-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63102350A JPS63102350A (ja) | 1988-05-07 |
| JPH0513541B2 true JPH0513541B2 (ja) | 1993-02-22 |
Family
ID=17185573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24893386A Granted JPS63102350A (ja) | 1986-10-20 | 1986-10-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101866227B1 (ko) * | 2016-07-29 | 2018-07-19 | 주식회사 세야 | 차량용 헤드업 디스플레이 유닛 조립지그 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200518345A (en) * | 2003-08-08 | 2005-06-01 | Renesas Tech Corp | Semiconductor device |
-
1986
- 1986-10-20 JP JP24893386A patent/JPS63102350A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101866227B1 (ko) * | 2016-07-29 | 2018-07-19 | 주식회사 세야 | 차량용 헤드업 디스플레이 유닛 조립지그 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63102350A (ja) | 1988-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |