JPH0523067B2 - - Google Patents
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- Publication number
- JPH0523067B2 JPH0523067B2 JP60081831A JP8183185A JPH0523067B2 JP H0523067 B2 JPH0523067 B2 JP H0523067B2 JP 60081831 A JP60081831 A JP 60081831A JP 8183185 A JP8183185 A JP 8183185A JP H0523067 B2 JPH0523067 B2 JP H0523067B2
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- JP
- Japan
- Prior art keywords
- channel
- electrode
- ground electrode
- power supply
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/63—Combinations of vertical and lateral BJTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は半導体集積回路、特に２チヤンネルの
アンプ回路を内蔵する半導体集積回路の改良に関
する。
アンプ回路を内蔵する半導体集積回路の改良に関
する。
(ロ) 従来の技術
半導体集積回路はその構造上高耐圧トランジス
タを形成するのが困難であり、アンプ回路を形成
するにあたりBTL接続にする出力アツプを図る
ことが良く用いられる。斯る公知文献としては
「ステレオ再生装置」、鈴木健著、日刊工業新聞社
発行（昭和45年11月）の第189頁にBTL接続が記
載されている。
タを形成するのが困難であり、アンプ回路を形成
するにあたりBTL接続にする出力アツプを図る
ことが良く用いられる。斯る公知文献としては
「ステレオ再生装置」、鈴木健著、日刊工業新聞社
発行（昭和45年11月）の第189頁にBTL接続が記
載されている。
一般的にBTL接続は以下に説明する出力分割
型（第３図）とNFフローテイング型（第４図）
とがある。出力分割型のBTL接続は非反転アン
プ３１の入力端子INに入力信号を印加し、帰還
端子NFをコンデンサを介して接地し、出力端子
OUTより出力信号を得ている。一方反転アンプ
３２の入力端子INを接地し、帰還端子NFには非
反転アンプ３１の出力信号を分割抵抗およびコン
デンサを介して帰還させている。そして負荷RL
は両アンプ３１，３２の出力端子間に接続されて
２倍の出力信号を得ている。
型（第３図）とNFフローテイング型（第４図）
とがある。出力分割型のBTL接続は非反転アン
プ３１の入力端子INに入力信号を印加し、帰還
端子NFをコンデンサを介して接地し、出力端子
OUTより出力信号を得ている。一方反転アンプ
３２の入力端子INを接地し、帰還端子NFには非
反転アンプ３１の出力信号を分割抵抗およびコン
デンサを介して帰還させている。そして負荷RL
は両アンプ３１，３２の出力端子間に接続されて
２倍の出力信号を得ている。
NFフローテイング型のBTL接続は非反転アン
プ３１の入力端子INに入力を印加し、反転アン
プ３２の入力端子INを接地し、両アンプ３１，
３２の帰還端子NFをコンデンサと抵抗で接続
し、両アンプ３１，３２の出力端子OUT間に負
荷RLを接続している。
プ３１の入力端子INに入力を印加し、反転アン
プ３２の入力端子INを接地し、両アンプ３１，
３２の帰還端子NFをコンデンサと抵抗で接続
し、両アンプ３１，３２の出力端子OUT間に負
荷RLを接続している。
斯上したBTL接続をした２チヤンネルのアン
プ回路を組み込んだ半導体集積回路に於いては、
第５図の如く各チヤンネルのアンプ回路の出力ト
ランジスタを形成している。第１チヤンネルのア
ンプ回路の出力トランジスタはチツプの上半分に
形成され、第２チヤンネルのアンプ回路の出力ト
ランジスタはチツプの下半分に形成されている。
第１チヤンネルの出力トランジスタは左右に並ん
だ２個のNPNトランジスタ４１，４２で形成さ
れ、このトランジスタ４１，４２はSEPP（シン
グルエンドプツシユプル）を構成する様に接続さ
れる。左側のNPNトランジスタ４１のコクレタ
電極４３はVcc電源電極４４に接続され、ベース
電極４５は前段の増巾回路へ接続され、エミツタ
電極４６は第１チヤンネルの出力端子４７に接続
されている。右側のNPNトランジスタ４２のコ
レクタ電極４８は第１チヤンネルの出力端子４７
に接続され、ベース電極４９は前段の増巾回路へ
接続され、エミツタ電極５０はグランド電極５１
に接続されている。なお第２チヤンネルの出力ト
ランジスタも第１チヤンネルと線対称に形成され
ている。等価回路は第６図に示す様になる。
プ回路を組み込んだ半導体集積回路に於いては、
第５図の如く各チヤンネルのアンプ回路の出力ト
ランジスタを形成している。第１チヤンネルのア
ンプ回路の出力トランジスタはチツプの上半分に
形成され、第２チヤンネルのアンプ回路の出力ト
ランジスタはチツプの下半分に形成されている。
第１チヤンネルの出力トランジスタは左右に並ん
だ２個のNPNトランジスタ４１，４２で形成さ
れ、このトランジスタ４１，４２はSEPP（シン
グルエンドプツシユプル）を構成する様に接続さ
れる。左側のNPNトランジスタ４１のコクレタ
電極４３はVcc電源電極４４に接続され、ベース
電極４５は前段の増巾回路へ接続され、エミツタ
電極４６は第１チヤンネルの出力端子４７に接続
されている。右側のNPNトランジスタ４２のコ
レクタ電極４８は第１チヤンネルの出力端子４７
に接続され、ベース電極４９は前段の増巾回路へ
接続され、エミツタ電極５０はグランド電極５１
に接続されている。なお第２チヤンネルの出力ト
ランジスタも第１チヤンネルと線対称に形成され
ている。等価回路は第６図に示す様になる。
斯る半導体集積回路では各チヤンネルの出力ト
ランジスタは各々分離領域で囲まれて分離され、
チツプの右端の分離領域上に分離領域とオーミツ
ク接触したグランド電極５１を設け、電源電極４
４は両チヤンネル共通に形成されていた。
ランジスタは各々分離領域で囲まれて分離され、
チツプの右端の分離領域上に分離領域とオーミツ
ク接触したグランド電極５１を設け、電源電極４
４は両チヤンネル共通に形成されていた。
(ハ) 発明が解決しようとする問題点
しかしながら斯る半導体集積回路ではグランド
電極５１をチツプの右端の分離領域のみでコンタ
クトさせているので、大電流を取扱う出力トラン
ジスタの寄生電流をグランド電極５１より十分に
吸い出すことができなく、寄生効果を発生し易い
欠点があつた。
電極５１をチツプの右端の分離領域のみでコンタ
クトさせているので、大電流を取扱う出力トラン
ジスタの寄生電流をグランド電極５１より十分に
吸い出すことができなく、寄生効果を発生し易い
欠点があつた。
(ニ) 問題点を解決するための手段
本発明は斯る欠点に鑑みてなされ、グランド電
極５１で各チヤンネルの出力トランジスタを囲む
ことにより、従来の欠点を大巾に改善した半導体
集積回路を実現することを目的としている。
極５１で各チヤンネルの出力トランジスタを囲む
ことにより、従来の欠点を大巾に改善した半導体
集積回路を実現することを目的としている。
(ホ) 作用
本発明に依れば各チヤンネルの出力トランジス
タをグランド電極５１で囲むことにより、出力ト
ランジスタからの漏れ電流を基板と導通したグラ
ンド電極５１で直ちに吸い出すことができ寄生効
果を防止できるのである。
タをグランド電極５１で囲むことにより、出力ト
ランジスタからの漏れ電流を基板と導通したグラ
ンド電極５１で直ちに吸い出すことができ寄生効
果を防止できるのである。
(ヘ) 実施例
本発明の一実施例を第１図および第２図を参照
して詳述する。
して詳述する。
本発明に依る半導体集積回路には２チヤンネル
のアンプ回路を組み込んで形成され、各チヤンネ
ルのアンプ回路の出力トランジスタは第１図のよ
うに形成されている。即ち、第１チヤンネルのア
ンプ回路はチツプの上半分に形成され、左側に位
置する第１チヤンネルの小信号系回路と右側に位
置する出力トランジスタより構成され、第２チヤ
ンネルのアンプ回路も同様の配置でチツプの下半
分に形成されている。第１チヤンネルの出力トラ
ンジスタは左右に並んだ２個のNPNトランジス
タ１，２で形成され、このトランジスタ１，２を
SEPP（シングルエンドプツシユプル）を構成す
る様に接続されている。各トランジスタは実線で
示すコレクタ領域３内に複数個のベース領域４お
よびエミツタ領域５を形成し、点線で示す電極で
所望の接続を行つている。左側のNPNトランジ
スタ１のコクレタ電極６は第１のVcc電源電極７
に接続され、ベース電極８は前段の小信号系の増
巾回路へ接続され、エミツタ電極９は第１チヤン
ネルの出力端子１０に接続されている。右側の
NPNトランジスタ２のコレクタ電極１１は第１
チヤンネルの出力端子１０に接続され、ベース電
極１２は前段の小信号系の増巾回路へ接続され、
エミツタ電極１３は両チヤンネル共通のグランド
電極１４に接続されている。なお第２チヤンネル
の出力トランジスタも第１チヤンネルと線対称に
形成されている。
のアンプ回路を組み込んで形成され、各チヤンネ
ルのアンプ回路の出力トランジスタは第１図のよ
うに形成されている。即ち、第１チヤンネルのア
ンプ回路はチツプの上半分に形成され、左側に位
置する第１チヤンネルの小信号系回路と右側に位
置する出力トランジスタより構成され、第２チヤ
ンネルのアンプ回路も同様の配置でチツプの下半
分に形成されている。第１チヤンネルの出力トラ
ンジスタは左右に並んだ２個のNPNトランジス
タ１，２で形成され、このトランジスタ１，２を
SEPP（シングルエンドプツシユプル）を構成す
る様に接続されている。各トランジスタは実線で
示すコレクタ領域３内に複数個のベース領域４お
よびエミツタ領域５を形成し、点線で示す電極で
所望の接続を行つている。左側のNPNトランジ
スタ１のコクレタ電極６は第１のVcc電源電極７
に接続され、ベース電極８は前段の小信号系の増
巾回路へ接続され、エミツタ電極９は第１チヤン
ネルの出力端子１０に接続されている。右側の
NPNトランジスタ２のコレクタ電極１１は第１
チヤンネルの出力端子１０に接続され、ベース電
極１２は前段の小信号系の増巾回路へ接続され、
エミツタ電極１３は両チヤンネル共通のグランド
電極１４に接続されている。なお第２チヤンネル
の出力トランジスタも第１チヤンネルと線対称に
形成されている。
本発明の特徴はグランド電極１４の配置にあ
る。各チヤンネルの出力トランジスタは各々分離
領域で囲まれて分離され、グランド電極１４は各
チヤンネルの出力トランジスタの３辺を囲んでい
る。この３辺とは第１チヤンネルの出力トランジ
スタの上辺および第２チヤンネルの出力トランジ
スタの下辺を除く３辺である。グランド電極１４
はその下にある分離領域とオーミツク接触し、従
来共通としていたVcc電源電極を分割してその間
にも延在されている。なお第１および第2Vcc電
源電極１０，１５から各チヤンネルへの小信号系
回路への配線は第２図に示す如く、クロス配線構
造を採用している。第２図に於いて、２０はＰ型
半導体基板、２１はＮ型エピタキシヤル層に拡散
されたP+型分離領域、２２は酸化膜、１４はグ
ランド電極、７，１５は第１および第２のVcc電
源電極である。斯上した構造によりグランド電極
１４はクロス配線を介して３辺とも接続され、チ
ツプの右端に設けたグランド電極１４よりボンデ
イングワイヤーを介して外部ピンと接続されてい
る。更にクロス配線として第１および第2Vcc電
源電極７，１５下の大きい面積の分離領域２１を
利用しているので、かなり低抵抗の導電パスを形
成でき離間したグランド電極１４を低抵抗で接続
している。なおクロス配線部分に第１および第
2Vcc電源電極７，１５からは各チヤンネルの小
信号系回路に配線ラインを形成している。
る。各チヤンネルの出力トランジスタは各々分離
領域で囲まれて分離され、グランド電極１４は各
チヤンネルの出力トランジスタの３辺を囲んでい
る。この３辺とは第１チヤンネルの出力トランジ
スタの上辺および第２チヤンネルの出力トランジ
スタの下辺を除く３辺である。グランド電極１４
はその下にある分離領域とオーミツク接触し、従
来共通としていたVcc電源電極を分割してその間
にも延在されている。なお第１および第2Vcc電
源電極１０，１５から各チヤンネルへの小信号系
回路への配線は第２図に示す如く、クロス配線構
造を採用している。第２図に於いて、２０はＰ型
半導体基板、２１はＮ型エピタキシヤル層に拡散
されたP+型分離領域、２２は酸化膜、１４はグ
ランド電極、７，１５は第１および第２のVcc電
源電極である。斯上した構造によりグランド電極
１４はクロス配線を介して３辺とも接続され、チ
ツプの右端に設けたグランド電極１４よりボンデ
イングワイヤーを介して外部ピンと接続されてい
る。更にクロス配線として第１および第2Vcc電
源電極７，１５下の大きい面積の分離領域２１を
利用しているので、かなり低抵抗の導電パスを形
成でき離間したグランド電極１４を低抵抗で接続
している。なおクロス配線部分に第１および第
2Vcc電源電極７，１５からは各チヤンネルの小
信号系回路に配線ラインを形成している。
斯上した本発明の構造に依れば、各チヤンネル
の出力トランジスタ即ち２個のNPNトランジス
タ１，２は上辺あるいは下辺を除く３辺をグラン
ド電極１４で囲まれており、各NPNトランジス
タ１，２からの漏れ電流は直ちに分離領域を介し
てグランド電極１４に吸い出される。
の出力トランジスタ即ち２個のNPNトランジス
タ１，２は上辺あるいは下辺を除く３辺をグラン
ド電極１４で囲まれており、各NPNトランジス
タ１，２からの漏れ電流は直ちに分離領域を介し
てグランド電極１４に吸い出される。
なおグランド電極１４を設けない一辺はチツプ
の上辺あるいは下辺に隣接しているので漏れ電流
は小信号系回路へ流出するおそれは少なく、この
辺から前段の小信号系回路への配線を導出してい
る。
の上辺あるいは下辺に隣接しているので漏れ電流
は小信号系回路へ流出するおそれは少なく、この
辺から前段の小信号系回路への配線を導出してい
る。
(ト) 発明の効果
本発明に依れば電源電極を分割して各チヤンネ
ルの出力トランジスタの３辺をグランド電極１４
で囲んでいるので、出力トランジスタの漏れ電流
を直ちにグランド電極１４で吸収でき、寄生効果
を防止できる利点を有する。
ルの出力トランジスタの３辺をグランド電極１４
で囲んでいるので、出力トランジスタの漏れ電流
を直ちにグランド電極１４で吸収でき、寄生効果
を防止できる利点を有する。
また電源電極７，１５からの配線層１６とグラ
ンド電極１４とはクロス配線構造を採つているの
で、他の配線に関係なくグランド電極１４で各チ
ヤンネルの出力トランジスタを囲むことができ、
設計上の制約も少ない利点を有する。
ンド電極１４とはクロス配線構造を採つているの
で、他の配線に関係なくグランド電極１４で各チ
ヤンネルの出力トランジスタを囲むことができ、
設計上の制約も少ない利点を有する。
更に本発明ではクロス配線を第１および第２電
源電極７，１５下の分離領域で形成するため余分
なスペースを必要とせず、パターン面積の増大を
防止できる利点を有する。
源電極７，１５下の分離領域で形成するため余分
なスペースを必要とせず、パターン面積の増大を
防止できる利点を有する。
更にまた本発明ではBTL接続した２チヤンネ
ルのアンプ回路を安定して得られ、半導体集積回
路の応用範囲を大巾に拡大できる利点を有する。
ルのアンプ回路を安定して得られ、半導体集積回
路の応用範囲を大巾に拡大できる利点を有する。
第１図は本発明に依る半導体集積回路を説明す
る上面図、第２図は本発明に用いたクロス配線構
造を説明する断面図、第３図及び第４図は一般的
なBTL接続を説明する回路図、第５図は従来の
半導体集積回路を説明する上面図、第６図は第５
図の等価回路図である。 主な図番の説明、１，２はNPNトランジスタ、
７は第１のVcc電源電極、１０は第１チヤンネル
の出力端子、１４はグランド電極、１５は第２の
Vcc電源電極である。
る上面図、第２図は本発明に用いたクロス配線構
造を説明する断面図、第３図及び第４図は一般的
なBTL接続を説明する回路図、第５図は従来の
半導体集積回路を説明する上面図、第６図は第５
図の等価回路図である。 主な図番の説明、１，２はNPNトランジスタ、
７は第１のVcc電源電極、１０は第１チヤンネル
の出力端子、１４はグランド電極、１５は第２の
Vcc電源電極である。
Claims (1)
- １ SEPP（シングルエンドプツシユプル）回路
を構成する出力トランジスタを含む２チヤンネル
のアンプ回路を組込んだ半導体集積回路に於い
て、各アンプ回路の２つの出力トランジスタの３
辺を囲む様に分離領域にオーミツク接触したグラ
ンド電極を設け、各アンプ回路の前記２つの出力
トランジスタ共通の電源電極を前記グランド電極
で分割し、前記電源電極からの配線ラインで分割
されたグランド電極を電源電極下に設けた分離領
域を用いてクロスオーバーさせて接続することを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081831A JPS61240669A (ja) | 1985-04-17 | 1985-04-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081831A JPS61240669A (ja) | 1985-04-17 | 1985-04-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240669A JPS61240669A (ja) | 1986-10-25 |
| JPH0523067B2 true JPH0523067B2 (ja) | 1993-03-31 |
Family
ID=13757418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081831A Granted JPS61240669A (ja) | 1985-04-17 | 1985-04-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240669A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984542A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 高周波半導体集積回路 |
-
1985
- 1985-04-17 JP JP60081831A patent/JPS61240669A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61240669A (ja) | 1986-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |