JPH05136202A - 半導体パツケージ及びその製造方法 - Google Patents

半導体パツケージ及びその製造方法

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JPH05136202A
JPH05136202A JP4114939A JP11493992A JPH05136202A JP H05136202 A JPH05136202 A JP H05136202A JP 4114939 A JP4114939 A JP 4114939A JP 11493992 A JP11493992 A JP 11493992A JP H05136202 A JPH05136202 A JP H05136202A
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pad
semiconductor
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Abstract

(57)【要約】 【目的】 半導体チップの各パッドにフレームの各イン
ナーリードを夫々ソルダーリングして固定し、その半導
体チップの厚さを薄型化し、製造工程を簡便化し得るよ
うにした半導体パッケージ及びその製造方法を提供しよ
うとする。 【構成】 半導体チップの各パッド上にソルダーを夫々
形成し、それらソルダーでフレームの各インナーリード
をソルダーリングし、半導体チップとインナーリードと
を電気的に接続させて半導体パッケージを製造すること
により達成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体パッケージ及び
その製造方法に係るもので、詳しくは、リードフレーム
のインナーリードを半導体チップにソルダーリングして
固定し、素子の薄型化を図謀し得るようにした半導体パ
ッケージ及びその製造方法に関するものである。
【０００２】
【従来の技術】近来、半導体の製造技術が急速に発展
し、メモリチップの容量が大きくなるに従い半導体パッ
ケージに内蔵するベアーチップの大きさも漸次大きくな
って、該ベアーチップが半導体パッケージ内で占める面
積も漸次大きくなりつつある。そこで、半導体パッケー
ジの薄型化に違反し、容積も増大するので、これを解決
すべく、半導体チップにリードを直接電気的に接続する
ＬＯＣ（Lead-on-chip）技術が開発され、ＳＯＪ（Smal
l Outline J-Le-ad Package)型の半導体パッケージが実
用化されるようになった。即ち、このようなＬＯＣ−Ｓ
ＯＪ型半導体パッケージにおいては、図５及び図６に示
したように、半導体チップ１の上方面両方側に絶縁物質
のポリイミド２が所定厚さに夫々塗布され、その半導体
チップ１の各パッド３とフレーム４の各インナーリード
５とは夫々各ワイヤー６により電気的に接続され、それ
ら半導体チップ１とフレーム４のインナーリード５とを
包含する所定面積がエポキシ樹脂７によりモールディン
グされて構成されていた。図中、未説明符号５′はアウ
トリードを示し、８はダンバーを示し、９はサポートバ
ーを示したものである。
【０００３】そして、このような従来ＬＯＣ−ＳＯＪ型
半導体パッケージにおいては、フレーム４のインナーリ
ード５を半導体チップ１のアクチーブセル（active cel
l)まで引き上げ、そのフレーム４のインナーリード５が
半導体パッケージ内方側で占める範囲を大きくしている
という長点を有している反面、半導体チップ１とフレー
ム４のインナーリード５とをワイヤー６で電気的に接続
しているので、半導体パッケージの薄型化を図謀し得な
いという短点があった。即ち、ワイヤーボンディングを
している半導体パッケージにおいては、そのワイヤール
ープの高さを如何にすれば低くさせるかということが大
きな課題になっていた。
【０００４】
【発明が解決しようとする課題】然るに、従来ＬＯＣ−
ＳＯＪ型半導体パッケージにおいては、ワイヤーループ
の高さを低くすればワイヤーが切断される憂れいがあ
り、如何なる材質のワイヤーを使用しても、そのワイヤ
ーループの高さがフレームのインナーリードの高さより
も高くなるので半導体パッケージの厚さが厚くなり、素
子の薄型化を図謀し得ないという不都合な点があった。
それで、このような問題点を解決するため本発明者達は
研究を重ねた結果、次のような半導体パッケージ及びそ
の製造方法を提供しようとするものである。
【０００５】
【課題を解決するための手段】本発明の目的は、半導体
チップの各パッドにフレームの各インナーリードを夫々
ソルダーリングして固定し、その半導体チップの厚さを
薄型化し得るようにした半導体パッケージ及びその製造
方法を提供しようとするものである。
【０００６】又、本発明の他の目的は、半導体パッケー
ジの製造工程中、ワイヤーボンディング工程を排除し、
半導体パッケージ製造工程を簡便化し得るようにした半
導体パッケージ及びその製造工程を提供しようとするも
のである。
【０００７】そして、このような本発明の目的は、半導
体チップにポリイミドを塗布するポリイミド塗布工程
と、半導体チップの各パッドに夫々ソルダーを形成する
ソルダー形成工程と、それらソルダーでフレームの各イ
ンナーリードをソルダーリングし半導体チップとインナ
ーリードとを電気的に接続させるソルダーリング工程
と、半導体チップとインナーリードとを包含する所定面
積をモールディングするモールディング工程と、トリミ
ング及びフォーミングを行う工程とにより半導体パッケ
ージを製造することにより達成される。
【０００８】
【実施例】以下、本発明の実施例に対し図面を用いて詳
細に説明する。図１に示したように、本発明に係る半導
体パッケージにおいては、半導体チップ１１の上方面両
方側に絶縁物質のポリイミド１２が所定厚さに夫々塗布
され、その半導体チップ１１の各パッド１３上にソルダ
ー１４が夫々形成され、それらソルダー１４でフレーム
の各インナーリード１５が夫々ソルダーリング（Solder
ing ）されて半導体チップ１１とインナーリード１５と
が電気的に接続され、それら半導体チップ１１とフレー
ムのインナーリード１５とを包含する所定面積がエポキ
シ樹脂１６によりモールディングされて構成されてい
る。
【０００９】このように構成された本発明に係る半導体
パッケージにおいては、従来のワイヤーボンディングを
することなく、半導体チップ１１にフレームのインナー
リードをソルダーリングして電気的に接続するようにな
っているため、従来のようにワイヤーループの高さが高
くなってチップの厚さが厚くならず、よって、半導体パ
ッケージの薄型化を図謀し得るようになる。
【００１０】そして、このような本発明に係る半導体パ
ッケージの製造工程においては、印刷回路基板にチップ
を覆してソルダーリングするフリップチップ（flip-chi
p)概念のソルダーリング方式を適用したものであって、
半導体チップ１１にポリイミド１２を塗布するポリイミ
ド塗布工程と、半導体チップ１１の各パッド１３上にソ
ルダー１４を形成するソルダー形成工程と、それらソル
ダー１４でフレームの各インナーリード１５をソルダー
リングし半導体チップ１１とインナーリード１５とを電
気的に接続させるソルダーリング工程と、前記半導体チ
ップ１１とフレームのインナーリード１５とを包含する
所定面積をエポキシ樹脂によりモールディングするモー
ルディング工程と、通常のトリミング及びフォーミング
工程とを行うようになっている。且つ、前記の工程中、
ポリイミド塗布工程とモールディング工程とトリミング
及びフォーミング工程とは従来の方式とほぼ同様である
が、本発明の重要技術の一つであるソルダー形成工程と
ソルダーリング工程とにおいて、半導体チップ１１のパ
ッド１３が１列に形成された場合を説明すると次のよう
である。図２（Ａ）及び（Ｂ）に示したように、チップ
パッド金属化（chippad metallization) 工程中にCr/Cu
/Au層（layer)を載置し、Pb-Sn合金（alloy)を蒸着（ev
apo-ration) 又はスパッタリング（sputtering) により
コーティング（coating)した後、温度をソルダー溶融温
度（solder melting temperature）以上に暫時、上昇し
て表面張力現象によりボール型（ball-type)のソルダー
１４をそのパッド１３上方面に夫々形成することにより
ソルダー形成工程が行われる。その後、半導体チップ１
１のパッド１３上に形成された各ソルダー１４とフレー
ムの各インナーリード１５とを大概整列（align)した
後、接合炉（Joining furnance) に挿入して該接合炉の
内部温度を上昇すると、通常のブリップ−チップパッケ
ージの場合と同様に精密な整列作業を実施することなく
自己整列（self-align) が行われ、ソルダー１４とフレ
ームの各インナーリード１５とが夫々接合されて、半導
体チップ１１とインナーリード１５との電気的接続を可
能にするソルダーリング工程が行われる。
【００１１】又、本発明の他の実施例として、半導体チ
ップ１１のパッド１３を２列に夫々形成し、リードピッ
チ（Lead pitch）を大きくして、ソルダー形成工程中ソ
ルダー１４のオーバーフローによりインナーリードに及
ぼす影響を排除することができる。即ち、図３（Ａ）・
（Ｂ）に示したように、半導体チップ１１上にパッド１
３，１３′を夫々互いに行き違うように２列に形成し、
それらパッド１３、１３′上に夫々ソルダー１４，１
４′を形成してソルダーリングを行うこともできる。更
に、本発明の又他の実施として、図４に示したように、
各パッド１３，１３′を夫々２列平行に形成し、それら
パッド１３，１３′上のソルダー１４，１４′を夫々形
成してソルダーリングを行うこともできる。以上、ＳＯ
Ｊパッケージについて本発明の実施例を説明したが、本
発明はこれらＳＯＪパッケージに局限されることなく、
SOP(Small Outline Package ），MSP(Mini Square Pack
age)，QFP(Quad Flat Package)等のようにソルダーリン
グの可能な如何なる半導体パッケージにおいても適用す
ることができる。
【００１２】
【発明の効果】以上、説明したように、本発明に係る半
導体パッケージ及びその製造方法においては、半導体チ
ップの各パッドにフレームの各インナーリードを夫々ソ
ルダーリングして接続し得るようになっているため、半
導体パッケージの厚さを薄型化し、従来のようなワイヤ
ー切断の憂れを排除して製造工程を簡便化し得る効果が
ある。
【図面の簡単な説明】
【図１】本発明に係る半導体パッケージの構造を示した
断面図である。
【図２】本発明に係るソルダー形成工程におけるチップ
パッドアレイの実施例を示した図面で、（Ａ）は平面
図、（Ｂ）は断面図である。
【図３】本発明に係るソルダー形成工程におけるチップ
パッドアレイの他の実施例を示した図面で（Ａ）は平面
図、（Ｂ）は断面図である。
【図４】本発明に係るチップパッドアレイの又他の実施
例を示した平面図である。
【図５】従来半導体パッケージのワイヤーボンディング
工程を示した平面図である。
【図６】従来半導体パッケージの構造を示した断面図で
ある。
【符号の説明】
１１ 半導体チップ １２ ポリイミド １３，１３′ パッド １４，１４′ ソルダー １５ インナーリード

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体パッケージであって、半導体チッ
    プ（１１）の各パッド（１３）上にソルダー（１４）を
    夫々形成し、それらソルダー（１４）で半導体チップ
    （１１）にフレームの各インナーリードを夫々ソルダー
    リングして固定し、素子の薄型化を図謀し得るようにし
    た半導体パッケージ。
  2. 【請求項２】 前記ソルダー（１４）は、Pb-Sn 合金で
    形成された請求項１記載の半導体パッケージ。
  3. 【請求項３】 前記ソルダー（１４）は、ボール型でな
    る請求項１記載の半導体パッケージ。
  4. 【請求項４】 前記半導体チップ（１１）のパッド（１
    ３）は夫々１列直線状に形成され、それらパッド（１
    ３）上方面に夫々ソルダー（１４）が形成されてなる請
    求項１記載の半導体パッケージ。
  5. 【請求項５】 前記半導体チップ（１１）のパッド（１
    ３，１３′）は、２列直線状に形成され、それらパッド
    上方面にソルダー（１４，１４′）が夫々形成されてな
    る請求項１記載の半導体パッケージ。
  6. 【請求項６】 前記パッド（１３，１３′）は、夫々互
    いに行き違うように２列に形成され、それらパッド（１
    ３，１３′）上方面に夫々ソルダー（１４，１４′）が
    形成されてなる請求項５記載の半導体パッケージ。
  7. 【請求項７】 前記パッド（１３，１３′）は、夫々２
    列平行に形成され、それらパッド上方面に夫々ソルダー
    （１４，１４′）が形成されてなる請求項５記載の半導
    体パッケージ。
  8. 【請求項８】 半導体パッケージ製造方法であって、半
    導体チップ（１１）上にポリイミド（１２）を塗布する
    ポリイミド塗布工程と、半導体チップ（１１）の各パッ
    ド（１３）上に夫々ソルダー（１４）を形成するソルダ
    ー形成工程と、それらソルダー（１４）でフレームの各
    インナーリード（１５）をソルダーリングし半導体チッ
    プ（１１）とインナーリード（１５）とを電気的に接続
    するソルダーリング工程と、半導体チップ（１１）とイ
    ンナーリード（１５）とを包含する所定面積をモールデ
    ィングするモールディング工程と、トリミング及びフォ
    ーミング工程とを順次行うようになる半導体パッケージ
    製造方法。
  9. 【請求項９】 前記ソルダー形成工程は、チップパッド
    金属化工程中に Cr/Cu/Au 層を載置してPb-Sn 合金をコ
    ーティングした後、温度を上昇して各パッド（１３）の
    上方面にソルダー（１４）を夫々形成させるようになる
    請求項８記載の半導体パッケージ製造方法。
  10. 【請求項１０】 前記Pb-Sn 合金は、蒸着又はスパッタ
    リングによりコーティングされるようになる請求項９記
    載の半導体パッケージ製造方法。
  11. 【請求項１１】 前記ソルダーリング工程は、半導体チ
    ップ（１１）上に形成した各ソルダー（１４）にフレー
    ムのインナーリード（１５）を夫々整列した後、接合炉
    内にその半導体チップを挿入してその接合炉の内部温度
    を上昇し、各ソルダー（１４）と各インナーリード（１
    ５）とを夫々接合させるようになる請求項８記載の半導
    体パッケージ製造方法。
JP4114939A 1991-05-11 1992-05-07 半導体パツケージ及びその製造方法 Pending JPH05136202A (ja)

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