JPH05136268A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05136268A JPH05136268A JP3294747A JP29474791A JPH05136268A JP H05136268 A JPH05136268 A JP H05136268A JP 3294747 A JP3294747 A JP 3294747A JP 29474791 A JP29474791 A JP 29474791A JP H05136268 A JPH05136268 A JP H05136268A
- Authority
- JP
- Japan
- Prior art keywords
- input
- level
- signal
- pad
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 パッドに入力される信号のレベルを減少させ
ることなく伝達し、かつ信頼性の高い半導体集積回路を
得ることを目的とする。 【構成】 制御信号Ａが“Ｈ”レベルの場合、ＮＡＮＤ
回路１は、パッドａからの入力信号に如何にかかわらず
“Ｌ”レベルを出力する。一方、ＮＡＮＤ回路２は、パ
ッドｂへの入力信号と同様の信号を出力する。ＮＡＮＤ
回路３は一方入力にはＮＡＮＤ回路１の出力が、他方入
力にはＮＡＮＤ回路２の出力が各々入力されているの
で、制御信号Ａが“Ｈ”レベルの場合、ＮＡＮＤ回路３
の出力はパッドｂへの入力信号と同じ信号が出力され
る。また制御信号Ａを“Ｌ”レベルとすることによりパ
ッドａへの入力信号が出力される。 【効果】 ＭＯＳトランジスタで入力信号をスイッチン
グすることなくパッドａあるいはｂへの入力信号を出力
させることができるので、伝達信号のレベル低下がな
く、信頼性も高くなる。
ることなく伝達し、かつ信頼性の高い半導体集積回路を
得ることを目的とする。 【構成】 制御信号Ａが“Ｈ”レベルの場合、ＮＡＮＤ
回路１は、パッドａからの入力信号に如何にかかわらず
“Ｌ”レベルを出力する。一方、ＮＡＮＤ回路２は、パ
ッドｂへの入力信号と同様の信号を出力する。ＮＡＮＤ
回路３は一方入力にはＮＡＮＤ回路１の出力が、他方入
力にはＮＡＮＤ回路２の出力が各々入力されているの
で、制御信号Ａが“Ｈ”レベルの場合、ＮＡＮＤ回路３
の出力はパッドｂへの入力信号と同じ信号が出力され
る。また制御信号Ａを“Ｌ”レベルとすることによりパ
ッドａへの入力信号が出力される。 【効果】 ＭＯＳトランジスタで入力信号をスイッチン
グすることなくパッドａあるいはｂへの入力信号を出力
させることができるので、伝達信号のレベル低下がな
く、信頼性も高くなる。
Description
【０００１】
【産業上の利用分野】この発明は、複数のパッドのうち
いずれか一つのパッドからの入力信号を選択的に出力す
る半導体集積回路に関するものである。
いずれか一つのパッドからの入力信号を選択的に出力す
る半導体集積回路に関するものである。
【０００２】
【従来の技術】図２は、従来の半導体集積回路における
パッド配置の概略図である。図において、ａ，ｂはパッ
ドである。これらのパッドａ，ｂに入力される信号は同
一信号であるが、パッドａ，ｂは半導体集積回路のパッ
ケージの種類が異なる場合、リードフレームの構造上同
一位置に配置することができず、別々に配置されてい
る。Ｑ１，Ｑ２はＮチャネルＭＯＳトランジスタ（以下
ＮＭＯＳトランジスタと略す）である。ＮＭＯＳトラン
ジスタＱ１は、ゲートがインバータ１００を介してＮＭ
ＯＳトランジスタＱ２のゲートに、ドレインがパッドａ
に、ソースがＮＭＯＳトランジスタＱ２のソースに各々
接続されている。ＮＭＯＳトランジスタＱ２のドレイン
がパッドｂに接続されている。ＮＭＯＳトランジスタＱ
１のゲートとインバータ１００の入力との共通接続点に
は制御信号Ａが入力される。ＮＭＯＳトランジスタＱ１
のソースとＮＭＯＳトランジスタＱ２のソースとの共通
接続点が出力となる。
パッド配置の概略図である。図において、ａ，ｂはパッ
ドである。これらのパッドａ，ｂに入力される信号は同
一信号であるが、パッドａ，ｂは半導体集積回路のパッ
ケージの種類が異なる場合、リードフレームの構造上同
一位置に配置することができず、別々に配置されてい
る。Ｑ１，Ｑ２はＮチャネルＭＯＳトランジスタ（以下
ＮＭＯＳトランジスタと略す）である。ＮＭＯＳトラン
ジスタＱ１は、ゲートがインバータ１００を介してＮＭ
ＯＳトランジスタＱ２のゲートに、ドレインがパッドａ
に、ソースがＮＭＯＳトランジスタＱ２のソースに各々
接続されている。ＮＭＯＳトランジスタＱ２のドレイン
がパッドｂに接続されている。ＮＭＯＳトランジスタＱ
１のゲートとインバータ１００の入力との共通接続点に
は制御信号Ａが入力される。ＮＭＯＳトランジスタＱ１
のソースとＮＭＯＳトランジスタＱ２のソースとの共通
接続点が出力となる。
【０００３】上記に示した半導体集積回路のパッケージ
が例えばＳＯＪ（SMALL OUTLINE JLEAD）パッケージの
場合にはパッドａのみがワイヤボンディングされ、パッ
ケージがＺＩＰ（ZIG-ZAG IN-LINE PACKAGE ）の場合に
はパッドｂのみがワイヤボンディングされる。
が例えばＳＯＪ（SMALL OUTLINE JLEAD）パッケージの
場合にはパッドａのみがワイヤボンディングされ、パッ
ケージがＺＩＰ（ZIG-ZAG IN-LINE PACKAGE ）の場合に
はパッドｂのみがワイヤボンディングされる。
【０００４】制御信号Ａは半導体集積回路がＺＩＰパッ
ケージに封止された時にのみ“Ｈ”レベルを示し、それ
以外の場合には常に“Ｌ”レベルを示すように制御され
る。制御信号Ｂは制御信号Ａの反転信号である。
ケージに封止された時にのみ“Ｈ”レベルを示し、それ
以外の場合には常に“Ｌ”レベルを示すように制御され
る。制御信号Ｂは制御信号Ａの反転信号である。
【０００５】次に動作について説明する。半導体集積回
路をＳＯＪパッケージに封止した場合、パッドａのみワ
イヤボンディングされ、パッドｂはオープン状態とな
る。この場合、制御信号Ａは“Ｌ”レベル，制御信号Ｂ
が“Ｈ”レベルとされるため、ＮＭＯＳトランジスタＱ
１，Ｑ２が各々オン，オフする。そのため、出力にはパ
ッドａへの入力信号が出力される。
路をＳＯＪパッケージに封止した場合、パッドａのみワ
イヤボンディングされ、パッドｂはオープン状態とな
る。この場合、制御信号Ａは“Ｌ”レベル，制御信号Ｂ
が“Ｈ”レベルとされるため、ＮＭＯＳトランジスタＱ
１，Ｑ２が各々オン，オフする。そのため、出力にはパ
ッドａへの入力信号が出力される。
【０００６】一方、半導体集積回路をＺＩＰパッケージ
に封止した場合、パッドｂのみワイヤボンディングさ
れ、パッドａはオープン状態となる。この場合、制御信
号Ａが“Ｈ”レベル，制御信号Ｂが“Ｌ”レベルとされ
るため、ＮＭＯＳトランジスタＱ１，Ｑ２は各々オフ，
オンする。そのため、出力にはパッドｂへの入力信号が
出力される。
に封止した場合、パッドｂのみワイヤボンディングさ
れ、パッドａはオープン状態となる。この場合、制御信
号Ａが“Ｈ”レベル，制御信号Ｂが“Ｌ”レベルとされ
るため、ＮＭＯＳトランジスタＱ１，Ｑ２は各々オフ，
オンする。そのため、出力にはパッドｂへの入力信号が
出力される。
【０００７】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、入力信号の“Ｈ”
レベルの伝達がその選択手段であるＮＭＯＳトランジス
タの閾値分だけ減少するという問題点がある。この問題
を解決するためには図３に示すように制御信号Ａ，Ｂを
別々にし、これらの信号の“Ｈ”レベルを電源電圧より
高く設定してＮＭＯＳトランジスタＱ１，Ｑ２のゲート
に印加する方法もあるが、このようにするとＮＭＯＳト
ランジスタＱ１，Ｑ２のいずれかのゲートに昇圧された
信号が印加され続けるので、ＮＭＯＳトランジスタのゲ
ート絶縁膜の信頼性上好ましくない。
は以上のように構成されているので、入力信号の“Ｈ”
レベルの伝達がその選択手段であるＮＭＯＳトランジス
タの閾値分だけ減少するという問題点がある。この問題
を解決するためには図３に示すように制御信号Ａ，Ｂを
別々にし、これらの信号の“Ｈ”レベルを電源電圧より
高く設定してＮＭＯＳトランジスタＱ１，Ｑ２のゲート
に印加する方法もあるが、このようにするとＮＭＯＳト
ランジスタＱ１，Ｑ２のいずれかのゲートに昇圧された
信号が印加され続けるので、ＮＭＯＳトランジスタのゲ
ート絶縁膜の信頼性上好ましくない。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、パッドに入力される信号のレベ
ルを減少させることなく伝達し、かつ信頼性の高い半導
体集積回路を得ることを目的とする。
ためになされたもので、パッドに入力される信号のレベ
ルを減少させることなく伝達し、かつ信頼性の高い半導
体集積回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体集
積回路は、入力信号が入力される複数のパッドと、前記
入力信号を受け、与えられる制御信号と前記入力信号と
の論理演算結果に応じて前記複数のパッドのうちいずれ
か一つのパッドからの入力信号を選択的に出力する論理
演算回路とを備えている。
積回路は、入力信号が入力される複数のパッドと、前記
入力信号を受け、与えられる制御信号と前記入力信号と
の論理演算結果に応じて前記複数のパッドのうちいずれ
か一つのパッドからの入力信号を選択的に出力する論理
演算回路とを備えている。
【００１０】
【作用】この発明においては、入力信号を受け、与えら
れる制御信号と入力信号との論理演算結果に応じて複数
のパッドのうちいずれか一つのパッドからの入力信号を
選択的に出力する論理演算回路を設けたので、ＭＯＳト
ランジスタのオン，オフによりいずれか一つのパッドへ
の入力信号を選択的に出力させる必要がなくなり、伝達
信号のレベルが下がることがなくなる。
れる制御信号と入力信号との論理演算結果に応じて複数
のパッドのうちいずれか一つのパッドからの入力信号を
選択的に出力する論理演算回路を設けたので、ＭＯＳト
ランジスタのオン，オフによりいずれか一つのパッドへ
の入力信号を選択的に出力させる必要がなくなり、伝達
信号のレベルが下がることがなくなる。
【００１１】
【実施例】図１はこの発明に係る半導体集積回路の一実
施例を示す図である。図において、図２に示した従来回
路との相違点は、ＮＭＯＳトランジスタＱ１，Ｑ２をな
くし、新たにＮＡＮＤ回路１，２，３、インバータ４を
設けたことである。ＮＡＮＤ回路１の一方入力にはパッ
ドａが接続され、他方入力にはインバータ４を介して制
御信号Ａが入力される。ＮＡＮＤ回路２の一方入力には
制御信号Ａが入力され、他方入力はパッドｂに接続され
ている。ＮＡＮＤ回路３の一方入力はＮＡＮＤ回路１の
出力に、他方入力はＮＡＮＤ回路２の出力に各々接続さ
れている。なお、制御信号Ａは上記半導体集積回路がＺ
ＩＰパッケージに封止された場合に“Ｈ”レベルとな
り、他のパッケージに封止された場合には“Ｌ”レベル
となるように制御されている。
施例を示す図である。図において、図２に示した従来回
路との相違点は、ＮＭＯＳトランジスタＱ１，Ｑ２をな
くし、新たにＮＡＮＤ回路１，２，３、インバータ４を
設けたことである。ＮＡＮＤ回路１の一方入力にはパッ
ドａが接続され、他方入力にはインバータ４を介して制
御信号Ａが入力される。ＮＡＮＤ回路２の一方入力には
制御信号Ａが入力され、他方入力はパッドｂに接続され
ている。ＮＡＮＤ回路３の一方入力はＮＡＮＤ回路１の
出力に、他方入力はＮＡＮＤ回路２の出力に各々接続さ
れている。なお、制御信号Ａは上記半導体集積回路がＺ
ＩＰパッケージに封止された場合に“Ｈ”レベルとな
り、他のパッケージに封止された場合には“Ｌ”レベル
となるように制御されている。
【００１２】まず、半導体集積回路がＺＩＰパッケージ
に封止された場合について説明する。この場合、制御信
号Ａは“Ｈ”レベルとなり、パッドｂのみがワイヤボン
ディングされる。この場合、インバータ４の出力は
“Ｌ”レベルとなるので、ＮＡＮＤ回路１の出力はパッ
ドａへの信号レベルに関係なく“Ｈ”レベルとなる。Ｎ
ＡＮＤ回路２の一方入力には“Ｈ”レベルが入力されて
いる。そのため、ＮＡＮＤ回路２の出力はパッドｂに入
力される信号のレベルにより変化する。ＮＡＮＤ回路３
の一方入力には常に“Ｈ”レベル（ＮＡＮＤ回路１の出
力）が入力されている。したがって、ＮＡＮＤ回路３の
出力はＮＡＮＤ回路２の出力に応じて変化する。つま
り、ＮＡＮＤ回路３の出力がパッドｂへの入力信号のレ
ベルに応じて変化することになる。
に封止された場合について説明する。この場合、制御信
号Ａは“Ｈ”レベルとなり、パッドｂのみがワイヤボン
ディングされる。この場合、インバータ４の出力は
“Ｌ”レベルとなるので、ＮＡＮＤ回路１の出力はパッ
ドａへの信号レベルに関係なく“Ｈ”レベルとなる。Ｎ
ＡＮＤ回路２の一方入力には“Ｈ”レベルが入力されて
いる。そのため、ＮＡＮＤ回路２の出力はパッドｂに入
力される信号のレベルにより変化する。ＮＡＮＤ回路３
の一方入力には常に“Ｈ”レベル（ＮＡＮＤ回路１の出
力）が入力されている。したがって、ＮＡＮＤ回路３の
出力はＮＡＮＤ回路２の出力に応じて変化する。つま
り、ＮＡＮＤ回路３の出力がパッドｂへの入力信号のレ
ベルに応じて変化することになる。
【００１３】次に半導体集積回路がＺＩＰパッケージ以
外のパッケージに封止された場合について説明する。こ
の場合、制御信号Ａは“Ｌ”レベルとされ、パッドａの
みがワイヤボンディングされる。この場合、ＮＡＮＤ回
路２の一方入力には常に“Ｌ”レベルが入力されている
のでＮＡＮＤ回路２の出力はパッドｂの入力に関係なく
“Ｈ”レベルとなる。ＮＡＮＤ回路１の一方入力にはイ
ンバータ４の出力である“Ｈ”レベルが入力されてい
る。そのため、ＮＡＮＤ回路１の出力はパッドａに入力
される信号のレベルに応じて変化する。ＮＡＮＤ回路３
の一方入力には“Ｈ”レベル（ＮＡＮＤ回路２の出力）
が入力されている。したがって、ＮＡＮＤ回路３の出力
はＮＡＮＤ回路１の出力に応じて変化する。つまり、Ｎ
ＡＮＤ回路３の出力がパッドａへの入力信号のレベルに
応じて変化することになる。
外のパッケージに封止された場合について説明する。こ
の場合、制御信号Ａは“Ｌ”レベルとされ、パッドａの
みがワイヤボンディングされる。この場合、ＮＡＮＤ回
路２の一方入力には常に“Ｌ”レベルが入力されている
のでＮＡＮＤ回路２の出力はパッドｂの入力に関係なく
“Ｈ”レベルとなる。ＮＡＮＤ回路１の一方入力にはイ
ンバータ４の出力である“Ｈ”レベルが入力されてい
る。そのため、ＮＡＮＤ回路１の出力はパッドａに入力
される信号のレベルに応じて変化する。ＮＡＮＤ回路３
の一方入力には“Ｈ”レベル（ＮＡＮＤ回路２の出力）
が入力されている。したがって、ＮＡＮＤ回路３の出力
はＮＡＮＤ回路１の出力に応じて変化する。つまり、Ｎ
ＡＮＤ回路３の出力がパッドａへの入力信号のレベルに
応じて変化することになる。
【００１４】以上のように論理回路を用いて制御信号と
入力信号との論理演算を行うことによりパッドａあるい
はパッドｂに入力される入力信号を選択的に出力するよ
うにしたので、従来のようにうＮＭＯＳトランジスタを
用いる必要がなくなる。その結果、伝達する入力信号の
レベルが低下せず、信頼性が高くなる。
入力信号との論理演算を行うことによりパッドａあるい
はパッドｂに入力される入力信号を選択的に出力するよ
うにしたので、従来のようにうＮＭＯＳトランジスタを
用いる必要がなくなる。その結果、伝達する入力信号の
レベルが低下せず、信頼性が高くなる。
【００１５】
【発明の効果】以上のようにこの発明によれば、入力信
号を受け、与えられる制御信号と入力信号との論理演算
結果に応じて複数のパッドのうちいずれか一つのパッド
からの入力信号を選択的に出力する論理演算回路を設け
たので、ＭＯＳトランジスタのオン，オフによりいずれ
か一つのパッドへの入力信号を選択的に出力させる必要
がなくなり、伝達する入力信号のレベルが下がることが
なくなる。その結果、制御信号のレベルをあらかじめ高
く設定する必要がなくなり、信頼性が高くなるという効
果がある。
号を受け、与えられる制御信号と入力信号との論理演算
結果に応じて複数のパッドのうちいずれか一つのパッド
からの入力信号を選択的に出力する論理演算回路を設け
たので、ＭＯＳトランジスタのオン，オフによりいずれ
か一つのパッドへの入力信号を選択的に出力させる必要
がなくなり、伝達する入力信号のレベルが下がることが
なくなる。その結果、制御信号のレベルをあらかじめ高
く設定する必要がなくなり、信頼性が高くなるという効
果がある。
【図１】この発明に係る半導体集積回路の一実施例を示
す回路図である。
す回路図である。
【図２】従来の半導体集積回路を示す回路図である。
【図３】図２に示した回路の問題点の解決方法を説明す
るための回路図である。
るための回路図である。
ａ，ｂ パッド １，２，３ ＮＡＮＤ回路 ４ インバータ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 6959−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｋ
Claims (1)
- 【請求項１】 入力信号が入力される複数のパッドと、 前記入力信号を受け、与えられる制御信号と前記入力信
号との論理演算結果に応じて前記複数のパッドのうちい
ずれか一つのパッドからの入力信号を選択的に出力する
論理演算回路とを備えた半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294747A JPH05136268A (ja) | 1991-11-12 | 1991-11-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294747A JPH05136268A (ja) | 1991-11-12 | 1991-11-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136268A true JPH05136268A (ja) | 1993-06-01 |
Family
ID=17811786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3294747A Pending JPH05136268A (ja) | 1991-11-12 | 1991-11-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136268A (ja) |
-
1991
- 1991-11-12 JP JP3294747A patent/JPH05136268A/ja active Pending
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