JPH01147655A - ピギーバック形マイクロコンピュータ装置 - Google Patents
ピギーバック形マイクロコンピュータ装置Info
- Publication number
- JPH01147655A JPH01147655A JP62306133A JP30613387A JPH01147655A JP H01147655 A JPH01147655 A JP H01147655A JP 62306133 A JP62306133 A JP 62306133A JP 30613387 A JP30613387 A JP 30613387A JP H01147655 A JPH01147655 A JP H01147655A
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- Japan
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- type
- level
- pull
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はオプション切替え機能を有するピギーバック
形マイクロコンピユー々に関するものである。
形マイクロコンピユー々に関するものである。
従来例としてプルアップ抵抗を例にとって説明する。第
３図はデプレッション打込みによって有無を決定するプ
ルアップ抵抗の回路囚で、図において、（υはソースが
電源端子に、ドレインとゲートが同一端子に接続された
第１のＮ型ＭＯ８ＦＥＴ 。
３図はデプレッション打込みによって有無を決定するプ
ルアップ抵抗の回路囚で、図において、（υはソースが
電源端子に、ドレインとゲートが同一端子に接続された
第１のＮ型ＭＯ８ＦＥＴ 。
（２）はドレインが第１のＮ型ＭＯ８ＦＥＴ （１）の
ドレインとゲートに接続され、ソースとゲートがグラン
ド端子に接続された第２のＮ型ＭＯ８ＦＥＴ 、 （３
）は上記第１のＮ型ＭＯ３ＦＥＴ （１）のドレインと
ゲート及び第２のＮ型ＭＯ８ＦＥＴ （２）のドレイン
が接続された端子を入力とするインバータ、（４）はゲ
ートがインバー４ （３）の出力端子に、ソースが電源
端子に、ドレインが出力端子（５）にそれぞれ接続され
、プルアップ抵抗となるＰ型ＭＯ８ＦＥＴである。
ドレインとゲートに接続され、ソースとゲートがグラン
ド端子に接続された第２のＮ型ＭＯ８ＦＥＴ 、 （３
）は上記第１のＮ型ＭＯ３ＦＥＴ （１）のドレインと
ゲート及び第２のＮ型ＭＯ８ＦＥＴ （２）のドレイン
が接続された端子を入力とするインバータ、（４）はゲ
ートがインバー４ （３）の出力端子に、ソースが電源
端子に、ドレインが出力端子（５）にそれぞれ接続され
、プルアップ抵抗となるＰ型ＭＯ８ＦＥＴである。
次に動作について説明する。ウェハプロセスにより、第
１のＮ型ＭＯ８ＦＥＴ （１）のみにデプレッションが
打ち込まれたとすると、Ｎ型ＭＯ５ＦＥＴ （１３はデ
プレッション型トランジスタとなるため、インバータ（
３）の入力は％ Ｈａレベルとなり、Ｐ型ＭＯ９ＦＥＴ
（４１のゲートは″Ｌ＃レベルとなるため、Ｐ型ＭＯ８
ＦＥＴ（４）は導通状態となり、プルアップ抵抗となる
。
１のＮ型ＭＯ８ＦＥＴ （１）のみにデプレッションが
打ち込まれたとすると、Ｎ型ＭＯ５ＦＥＴ （１３はデ
プレッション型トランジスタとなるため、インバータ（
３）の入力は％ Ｈａレベルとなり、Ｐ型ＭＯ９ＦＥＴ
（４１のゲートは″Ｌ＃レベルとなるため、Ｐ型ＭＯ８
ＦＥＴ（４）は導通状態となり、プルアップ抵抗となる
。
また、第２のＮ型ＭＯ５ＦＥＴ （２）のみにデプレッ
ションが打ち込まれたとすると、Ｎ型ＭＯ８ＦＥＴ （
２）はデプレッション型トランジスタとなるため、イン
バータ（３）の入力は“Ｌ”レベルとなり、Ｐ型ＭＯ６
ＦＥＴ（４）のゲートは１Ｈルベルとなるため、Ｐ型Ｍ
Ｏ３ＦＥＴ（４）は非導通状態であり、プルアップ抵抗
とはならない。
ションが打ち込まれたとすると、Ｎ型ＭＯ８ＦＥＴ （
２）はデプレッション型トランジスタとなるため、イン
バータ（３）の入力は“Ｌ”レベルとなり、Ｐ型ＭＯ６
ＦＥＴ（４）のゲートは１Ｈルベルとなるため、Ｐ型Ｍ
Ｏ３ＦＥＴ（４）は非導通状態であり、プルアップ抵抗
とはならない。
従来のものは以上の様に構成されていたので、オプショ
ン切替えの状態はウェハプロセスのみ決定でき、ウェハ
プロセスが完了するとその変更ができず、オプションの
状態を切替えるにはマスクを複数個用意しなければなら
ないという問題点があった。
ン切替えの状態はウェハプロセスのみ決定でき、ウェハ
プロセスが完了するとその変更ができず、オプションの
状態を切替えるにはマスクを複数個用意しなければなら
ないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ウェハプロセスに依存せず、ウェハプロセス
完了後にもオプション切替えが可能となるピギーバック
形マイクロコンピュータ装置を得ることを目的とする。
たもので、ウェハプロセスに依存せず、ウェハプロセス
完了後にもオプション切替えが可能となるピギーバック
形マイクロコンピュータ装置を得ることを目的とする。
この発明に係るピギーバック形マイクロコンピュータ装
置はオプション決定用のパットをｖＤＤ又はＶＳＳパッ
トの近くに配置するとともに、上記オプション決定用パ
ットをＶＤＤ又はＶＳＳにワイヤボンドしたインナリー
ドと、ワイヤボンドするかしないかでオプション切替え
を可能としたものである。
置はオプション決定用のパットをｖＤＤ又はＶＳＳパッ
トの近くに配置するとともに、上記オプション決定用パ
ットをＶＤＤ又はＶＳＳにワイヤボンドしたインナリー
ドと、ワイヤボンドするかしないかでオプション切替え
を可能としたものである。
この発明におけるピギーバック形マイクロコンビューク
装置はオプション決定用パットのワイヤボンディングの
切替えによりオプション切替えが可能となる。
装置はオプション決定用パットのワイヤボンディングの
切替えによりオプション切替えが可能となる。
以下、この発明の一実施例を図について説明する。第１
図において、（３）はプルアップトランジスタ（４）の
状態を決定する制御信号（６）を出力するインバータ、
（７）はドレインがインバータ（３）の入力に接続され
、ゲートがＶＳＳに、ソースが電源に接続されたプルア
ップ抵抗となるＰ型ＭＯ８ＦＥＴ 、 ＋８）はインバ
ータ（３）の入力と、Ｐ型ＭＯ８ＦＥＴ （７）のドレ
インに接続さｉた決定用パットである。そして、決定用
パット（８）はＶＳＳパット（９１の近くに配置される
ものとする。
図において、（３）はプルアップトランジスタ（４）の
状態を決定する制御信号（６）を出力するインバータ、
（７）はドレインがインバータ（３）の入力に接続され
、ゲートがＶＳＳに、ソースが電源に接続されたプルア
ップ抵抗となるＰ型ＭＯ８ＦＥＴ 、 ＋８）はインバ
ータ（３）の入力と、Ｐ型ＭＯ８ＦＥＴ （７）のドレ
インに接続さｉた決定用パットである。そして、決定用
パット（８）はＶＳＳパット（９１の近くに配置される
ものとする。
第２図は第１図に示した回路を内蔵したチップ回をアセ
ンブリした状態を示した説明図である。
ンブリした状態を示した説明図である。
図において、（８）は決定用パット、（９）はＶＳＳパ
ット、αＱはＶＳＳパット（９）がワイヤボンディング
にて接続されたインナーリードである。なお、この発明
の説明の都合上、他のパット及び、他のワイヤボンドに
ついては図示していない。
ット、αＱはＶＳＳパット（９）がワイヤボンディング
にて接続されたインナーリードである。なお、この発明
の説明の都合上、他のパット及び、他のワイヤボンドに
ついては図示していない。
以上のように構成されたこの発明のピギーバック型マイ
クロコンピュータ装置の動作をつぎに説明する。
クロコンピュータ装置の動作をつぎに説明する。
決定用パット（８）をＶＳＳパット（９）と接続された
インナーリード（ＬＯにワイヤボンディングすると（第
２図に図示した状態〕、インバータ（３）の入力は・Ｌ
ルベルとなり、制御信号（６）は′″ＨＨルベルるため
、Ｐ型ＭＯ８ＦＥＴ （４）はプルアップ抵抗とはなら
ない。この時、プルアップトランジスタ（７）を通じて
電源−ＶＳＳ間に電流が流れるが、ピギーバック型の場
合、搭載したＥＰＲＯＭに常時数１０ｍＡ流れるので、
プルアップトランジスタ（７）の抵抗値を調整しておけ
ば問題とはならない。
インナーリード（ＬＯにワイヤボンディングすると（第
２図に図示した状態〕、インバータ（３）の入力は・Ｌ
ルベルとなり、制御信号（６）は′″ＨＨルベルるため
、Ｐ型ＭＯ８ＦＥＴ （４）はプルアップ抵抗とはなら
ない。この時、プルアップトランジスタ（７）を通じて
電源−ＶＳＳ間に電流が流れるが、ピギーバック型の場
合、搭載したＥＰＲＯＭに常時数１０ｍＡ流れるので、
プルアップトランジスタ（７）の抵抗値を調整しておけ
ば問題とはならない。
次に、決定用パット（８）をどことも接続せず、オープ
ンの状態にした場合、インバータ（３）の入力は％Ｈル
ベルとなり、制御信号（５）は“Ｌ”レベルとなるため
、Ｐ型ＭＯ８ＦＥＴ （４）はプルアップ抵抗となる。
ンの状態にした場合、インバータ（３）の入力は％Ｈル
ベルとなり、制御信号（５）は“Ｌ”レベルとなるため
、Ｐ型ＭＯ８ＦＥＴ （４）はプルアップ抵抗となる。
なお、上記実施例ではオプション切替えの例としてプル
アップ抵抗の有無について説明したが、別の機能でもよ
い。また、第２図のＶＳＳパット（９）に接続されたイ
ンナーリード韓の代りに、ダイパッドがＶＳＳレベルで
あれば、ダイパッドと決定用パットをワイヤボンドして
もよく、更に、第１図のプルアップトランジスタ（７）
の代りにプルダウントランジスタとし、第１図のＶＳＳ
パット（９）の代りに電源パットとしてもよく、上記実
施例と全く同様の効果を奏する。
アップ抵抗の有無について説明したが、別の機能でもよ
い。また、第２図のＶＳＳパット（９）に接続されたイ
ンナーリード韓の代りに、ダイパッドがＶＳＳレベルで
あれば、ダイパッドと決定用パットをワイヤボンドして
もよく、更に、第１図のプルアップトランジスタ（７）
の代りにプルダウントランジスタとし、第１図のＶＳＳ
パット（９）の代りに電源パットとしてもよく、上記実
施例と全く同様の効果を奏する。
以上のようにこの発明によれば、決定用パットヲｖｓｓ
ハツトの近くに設け、ワイヤボンドの有無によってオプ
ションの切替えを決定する事ができる。
ハツトの近くに設け、ワイヤボンドの有無によってオプ
ションの切替えを決定する事ができる。
第１図はこの発明の一実施例によるピギーバック形コン
ピュータのオプション切替え動作を示す回路図、第２図
は第１図の回路を備えたチップの構造説明図、第３図は
従来のオプション切替え動作を示す回路図である。 図において、（３）・・・インバータ、（４）・・・プ
ルアップ抵抗となるＰ型ＭＯ８ＦＥＴ 、 （５）・・
・出力端子、（６）・・・制御信号、（７）・・・プル
アップトランジスタ、（８）・・・決定用パット、（９
）・・・ＶＳＳパット、αＱ・・・ＶＳＳパット（９）
と接続されたインナーリード、０・・・ピギーバック形
マイクロコンピュータ装置のチップ。 なお、図中、同一符号は同一、または相当部分を示す。
ピュータのオプション切替え動作を示す回路図、第２図
は第１図の回路を備えたチップの構造説明図、第３図は
従来のオプション切替え動作を示す回路図である。 図において、（３）・・・インバータ、（４）・・・プ
ルアップ抵抗となるＰ型ＭＯ８ＦＥＴ 、 （５）・・
・出力端子、（６）・・・制御信号、（７）・・・プル
アップトランジスタ、（８）・・・決定用パット、（９
）・・・ＶＳＳパット、αＱ・・・ＶＳＳパット（９）
と接続されたインナーリード、０・・・ピギーバック形
マイクロコンピュータ装置のチップ。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- オプションの状態を決定するパットと、上記決定用パ
ットの電圧レベルによりオプション切替えの信号を制御
する回路と、上記決定用パットを“Ｈ”レベル又は“Ｌ
”レベルにワイヤボンドするか、あるいはどこともワイ
ヤボンドしないかの手段により、オプション切替えを可
能とする事を特徴とするピギーバック形マイクロコンピ
ュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306133A JPH01147655A (ja) | 1987-12-02 | 1987-12-02 | ピギーバック形マイクロコンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306133A JPH01147655A (ja) | 1987-12-02 | 1987-12-02 | ピギーバック形マイクロコンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01147655A true JPH01147655A (ja) | 1989-06-09 |
Family
ID=17953451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306133A Pending JPH01147655A (ja) | 1987-12-02 | 1987-12-02 | ピギーバック形マイクロコンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01147655A (ja) |
-
1987
- 1987-12-02 JP JP62306133A patent/JPH01147655A/ja active Pending
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