JPH05136429A - 半導体記憶装置およびその動作方法 - Google Patents
半導体記憶装置およびその動作方法Info
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- JPH05136429A JPH05136429A JP29310391A JP29310391A JPH05136429A JP H05136429 A JPH05136429 A JP H05136429A JP 29310391 A JP29310391 A JP 29310391A JP 29310391 A JP29310391 A JP 29310391A JP H05136429 A JPH05136429 A JP H05136429A
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- semiconductor memory
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Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明は、不揮発性メモリを有する半導体記
憶装置の一つであるフラッシュＥＥＰＲＯＭのメモリセ
ルに関するもので、その書き込み、読み出しを１つのト
ランジスタで行っているために、書き込み時にチャネル
ホットキャリアによるトランジスタ特性が劣化して読み
出しが困難になるという問題点を解決することを目的と
するものである。 【構成】 前記目的のために本発明は、前記メモリセル
におけるソースとドレインとの間のチャネルとして、し
きい値電圧の異る２つ以上のチャネル領域１２を具えさ
せるようにしたものであり、書き込み、読み出しに当っ
ては、しきい値電圧の高いチャネル領域と低いチャネル
領域とを使いわけて行うようにした。
憶装置の一つであるフラッシュＥＥＰＲＯＭのメモリセ
ルに関するもので、その書き込み、読み出しを１つのト
ランジスタで行っているために、書き込み時にチャネル
ホットキャリアによるトランジスタ特性が劣化して読み
出しが困難になるという問題点を解決することを目的と
するものである。 【構成】 前記目的のために本発明は、前記メモリセル
におけるソースとドレインとの間のチャネルとして、し
きい値電圧の異る２つ以上のチャネル領域１２を具えさ
せるようにしたものであり、書き込み、読み出しに当っ
ては、しきい値電圧の高いチャネル領域と低いチャネル
領域とを使いわけて行うようにした。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリを有
する半導体記憶装置の一つであるフラッシュＥＥＰＲＯ
Ｍのメモリセルの構造とその動作方法に関するものであ
る。
する半導体記憶装置の一つであるフラッシュＥＥＰＲＯ
Ｍのメモリセルの構造とその動作方法に関するものであ
る。
【０００２】
【従来の技術】現在、不揮発性メモリとして最も注目さ
れているのがフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉ
ｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂ
ｌｅＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）であり、例え
ば日経マイクロデバイス〔７３〕（１９９１−７−１）
ｐ．７３−７５に開示されている。図３にそのフラッシ
ュＥＥＰＲＯＭの一構成例を示す。
れているのがフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉ
ｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂ
ｌｅＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）であり、例え
ば日経マイクロデバイス〔７３〕（１９９１−７−１）
ｐ．７３−７５に開示されている。図３にそのフラッシ
ュＥＥＰＲＯＭの一構成例を示す。
【０００３】このフラッシュＥＥＰＲＯＭは１トランジ
スタで構成されるため、最も集積化が容易な不揮発性メ
モリである。Ｐ型のシリコン基板１の表面にｎ+ 型のド
レイン２及びソース３が形成され、さらにそれらの上に
トンネル酸化膜４を介して、電荷蓄積用のフローティン
グゲート５、及びコントロールゲート６が形成されてい
る。さらに、コントロールゲート６上には中間絶縁膜７
が形成され、その中間絶縁膜７に設けられたコンタクト
穴を通してＡｌ配線８がドレイン２等に接続されてい
る。
スタで構成されるため、最も集積化が容易な不揮発性メ
モリである。Ｐ型のシリコン基板１の表面にｎ+ 型のド
レイン２及びソース３が形成され、さらにそれらの上に
トンネル酸化膜４を介して、電荷蓄積用のフローティン
グゲート５、及びコントロールゲート６が形成されてい
る。さらに、コントロールゲート６上には中間絶縁膜７
が形成され、その中間絶縁膜７に設けられたコンタクト
穴を通してＡｌ配線８がドレイン２等に接続されてい
る。
【０００４】次に、表３を参照しつつ図３の書き込み、
消去、読み出し方法について説明する。なお、表３はフ
ラッシュメモリセルを駆動するための印加電圧条件を示
す表である。ここで、フローティングゲート５に電子が
注入されてしきい値電圧が高くなった状態を書き込みと
し、逆にフローティングゲート５から電子が引き出され
て閾値電圧が低くなった状態を消去とする。
消去、読み出し方法について説明する。なお、表３はフ
ラッシュメモリセルを駆動するための印加電圧条件を示
す表である。ここで、フローティングゲート５に電子が
注入されてしきい値電圧が高くなった状態を書き込みと
し、逆にフローティングゲート５から電子が引き出され
て閾値電圧が低くなった状態を消去とする。
【０００５】
【表３】
【０００６】書き込み時は図３のコントロールゲート６
及びドレイン２に正電圧、例えば１０Ｖ及び５Ｖをそれ
ぞれ印加して、チャネルホットエレクトロンによりドレ
イン２近傍のシリコン基板１からフローティングゲート
５へ電子を注入し、情報を書き込む。
及びドレイン２に正電圧、例えば１０Ｖ及び５Ｖをそれ
ぞれ印加して、チャネルホットエレクトロンによりドレ
イン２近傍のシリコン基板１からフローティングゲート
５へ電子を注入し、情報を書き込む。
【０００７】消去時には、ドレイン２を開放し、ソース
３に５Ｖ、コントロールゲート６に負電圧、例えば−１
０Ｖを印加して、ソース３上のトンネル酸化膜４を高電
界にする。すると、ファウラー・ノルドハイム（Ｆｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ，以下ＦＮと記す）トンネリ
ングにより、フローティングゲート５からソース３に電
子が放出され、情報の消去が行われる。
３に５Ｖ、コントロールゲート６に負電圧、例えば−１
０Ｖを印加して、ソース３上のトンネル酸化膜４を高電
界にする。すると、ファウラー・ノルドハイム（Ｆｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ，以下ＦＮと記す）トンネリ
ングにより、フローティングゲート５からソース３に電
子が放出され、情報の消去が行われる。
【０００８】読み出し時には、コントロールゲート６及
びドレイン２に正電圧、例えば５Ｖ及び１Ｖをそれぞれ
印加し、トランジスタのオン・オフ状態を検出すること
で情報を読み出す。このようにして消去・書き込み・読
み出しを行うことにより、不揮発性メモリセルとして機
能させる。
びドレイン２に正電圧、例えば５Ｖ及び１Ｖをそれぞれ
印加し、トランジスタのオン・オフ状態を検出すること
で情報を読み出す。このようにして消去・書き込み・読
み出しを行うことにより、不揮発性メモリセルとして機
能させる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
フラッシュＥＥＰＲＯＭは、消去・書き込み・読み出し
を１つのトランジスタで行うために、書き込み時にチャ
ネルホットキャリアによってトランジスタ特性が劣化
し、読み出しが困難になるという問題点があった。
フラッシュＥＥＰＲＯＭは、消去・書き込み・読み出し
を１つのトランジスタで行うために、書き込み時にチャ
ネルホットキャリアによってトランジスタ特性が劣化
し、読み出しが困難になるという問題点があった。
【００１０】この発明は、従来のフラッシュＥＥＰＲＯ
Ｍの構造的特徴に由来する上記問題点を、高集積化の特
徴を維持したままで、根本的に解決した半導体記憶装置
を提供することを目的とする。
Ｍの構造的特徴に由来する上記問題点を、高集積化の特
徴を維持したままで、根本的に解決した半導体記憶装置
を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は前述の目的のた
めに、ＭＯＳ型構造の不揮発性メモリセルよりなる半導
体記憶装置において、しきい値電圧の異なる２つ以上の
チャネル領域を具えた１トランジスタで構成されるよう
にしたものである。
めに、ＭＯＳ型構造の不揮発性メモリセルよりなる半導
体記憶装置において、しきい値電圧の異なる２つ以上の
チャネル領域を具えた１トランジスタで構成されるよう
にしたものである。
【００１２】
【作用】前述のように本発明は、１つのトランジスタで
しきい値電圧の異なる２つ以上のチャネル領域を具える
ようにしたので、書き込み時にホットキャリアによって
トランジスタ特性が劣化しても、読み出しを容易に行う
ことができる。
しきい値電圧の異なる２つ以上のチャネル領域を具える
ようにしたので、書き込み時にホットキャリアによって
トランジスタ特性が劣化しても、読み出しを容易に行う
ことができる。
【００１３】
【実施例】本発明の特徴はしきい値電圧の異なるチャネ
ル領域を有する１つのトランジスタを用いたフラッシュ
ＥＥＰＲＯＭである。しきい値電圧ＶT は次式で表され
る。
ル領域を有する１つのトランジスタを用いたフラッシュ
ＥＥＰＲＯＭである。しきい値電圧ＶT は次式で表され
る。
【００１４】
【数１】
【００１５】ここでφmsはゲート電極とシリコン基板の
仕事関数差、Ｑf はゲート酸化膜の電荷量、Ｃi はゲー
ト酸化膜容量、εs はシリコンの誘電率、ｑは電気素
量、ＮA はシリコン基板中のアクセプタ濃度、ＶBSは基
板バイアス電圧、ｋはボルツマン定数、Ｔは絶対温度、
ｎi は真性キャリア濃度である。従って、式（１）右辺
の変数を１つのトランジスタの中で変えることにより、
しきい値電圧の異なるチャネル領域を有する１つのトラ
ンジスタを作成することができる。
仕事関数差、Ｑf はゲート酸化膜の電荷量、Ｃi はゲー
ト酸化膜容量、εs はシリコンの誘電率、ｑは電気素
量、ＮA はシリコン基板中のアクセプタ濃度、ＶBSは基
板バイアス電圧、ｋはボルツマン定数、Ｔは絶対温度、
ｎi は真性キャリア濃度である。従って、式（１）右辺
の変数を１つのトランジスタの中で変えることにより、
しきい値電圧の異なるチャネル領域を有する１つのトラ
ンジスタを作成することができる。
【００１６】図１及び図２は本発明のｎチャネル型半導
体記憶装置の第１および第２の実施例の構造例説明図で
あり、従来例の図３のＡ−Ａ′で切断した時の断面構造
に相当する。図１は本発明の第１の実施例であり、チャ
ネル領域のアクセプタ濃度が均一でなく、Ｐ- 領域１２
及びそれ以外のＰ領域で形成されている（形成方法は後
述）。式（１）からわかる様に、アクセプタ濃度（式
（１）ではＮA に対応する。）が異なると、しきい値電
圧が変化するため、図１では１つのトランジスタでしき
い値電圧の異なる２つのチャネル領域を持っており、Ｐ
- 領域１２でしきい値電圧が高い。この図では、ｎチャ
ネル型について示しているが、アクセプタ型をドナー型
の不純物に変えれば、同様にＰチャネル型でもしきい値
電圧の異なる２つのチャネル領域を形成することが可能
である。
体記憶装置の第１および第２の実施例の構造例説明図で
あり、従来例の図３のＡ−Ａ′で切断した時の断面構造
に相当する。図１は本発明の第１の実施例であり、チャ
ネル領域のアクセプタ濃度が均一でなく、Ｐ- 領域１２
及びそれ以外のＰ領域で形成されている（形成方法は後
述）。式（１）からわかる様に、アクセプタ濃度（式
（１）ではＮA に対応する。）が異なると、しきい値電
圧が変化するため、図１では１つのトランジスタでしき
い値電圧の異なる２つのチャネル領域を持っており、Ｐ
- 領域１２でしきい値電圧が高い。この図では、ｎチャ
ネル型について示しているが、アクセプタ型をドナー型
の不純物に変えれば、同様にＰチャネル型でもしきい値
電圧の異なる２つのチャネル領域を形成することが可能
である。
【００１７】図２は本発明の第２の実施例であり、トン
ネル酸化膜４の１部に正電荷が存在するように形成して
ある（形成方法は後述）。この正電荷は式（１）のＱf
に対応し、正電荷領域では、しきい値電圧が他の領域に
比べて低くなる。従って、第１の実施例と同様に、１つ
のトランジスタで２つのチャネル領域が存在する。正電
荷の代わりに負電荷がトンネル酸化膜４の１部に存在し
ても、しきい値電圧を変動させることが可能である。ま
たＰチャネル型についてもトンネル酸化膜の１部に電荷
を存在させてやれば、２つのチャネル領域を形成させる
ことができる。
ネル酸化膜４の１部に正電荷が存在するように形成して
ある（形成方法は後述）。この正電荷は式（１）のＱf
に対応し、正電荷領域では、しきい値電圧が他の領域に
比べて低くなる。従って、第１の実施例と同様に、１つ
のトランジスタで２つのチャネル領域が存在する。正電
荷の代わりに負電荷がトンネル酸化膜４の１部に存在し
ても、しきい値電圧を変動させることが可能である。ま
たＰチャネル型についてもトンネル酸化膜の１部に電荷
を存在させてやれば、２つのチャネル領域を形成させる
ことができる。
【００１８】次に、図１及び図２で説明したメモリセル
の動作方法について説明する。表１にｎチャネル型メモ
リセルの印加電圧条件を示す。ここでは、トンネル酸化
膜厚１５nm、カップリング比０．６、２つのチャネル領
域のしきい値電圧が２Ｖ及び５Ｖを想定して説明する。
の動作方法について説明する。表１にｎチャネル型メモ
リセルの印加電圧条件を示す。ここでは、トンネル酸化
膜厚１５nm、カップリング比０．６、２つのチャネル領
域のしきい値電圧が２Ｖ及び５Ｖを想定して説明する。
【００１９】
【表１】
【００２０】書き込み時には、コントロールゲート、ド
レイン、ソースにそれぞれ１５，５，０Ｖを印加する。
この印加条件で、しきい値電圧の高いチャネル領域では
チャネルホットキャリアがトンネル酸化膜を通してフロ
ーティングゲートに注入されるが、しきい値電圧の低い
領域では１／１０以下となる。これは、ドレイン電圧と
（コントロールゲート電圧−しきい値電圧）×カップリ
ング比が等しい印加条件でチャネルホットキャリアの発
生率が最大となるためである。
レイン、ソースにそれぞれ１５，５，０Ｖを印加する。
この印加条件で、しきい値電圧の高いチャネル領域では
チャネルホットキャリアがトンネル酸化膜を通してフロ
ーティングゲートに注入されるが、しきい値電圧の低い
領域では１／１０以下となる。これは、ドレイン電圧と
（コントロールゲート電圧−しきい値電圧）×カップリ
ング比が等しい印加条件でチャネルホットキャリアの発
生率が最大となるためである。
【００２１】消去時には、コントロールゲート、ドレイ
ン、ソースにそれぞれ−１５、開放、５Ｖを印加する
と、ＦＮトンネリングによりフローティングゲートから
ソースに電子が放出され、情報の消去が行われる。
ン、ソースにそれぞれ−１５、開放、５Ｖを印加する
と、ＦＮトンネリングによりフローティングゲートから
ソースに電子が放出され、情報の消去が行われる。
【００２２】読み出し時には、コントロールゲート、ド
レイン、ソースにそれぞれ４，１，０Ｖを印加し、トラ
ンジスタのオン、オフ状態を検出することで情報を読み
出す。この印加条件では、しきい値電圧の高いチャネル
領域は常にオフ状態であり、読み出し時には、しきい値
電圧の低いチャネル領域だけで情報を読み出すことがで
きる。従って、しきい値電圧が高いチャネル領域は書き
込み用として用いられ、しきい値電圧が低い領域は読み
出し用として用いられるため、書き込み時にチャネルホ
ットキャリア注入でトランジスタ特性が劣化しても、読
み出しを容易に行うことができる。
レイン、ソースにそれぞれ４，１，０Ｖを印加し、トラ
ンジスタのオン、オフ状態を検出することで情報を読み
出す。この印加条件では、しきい値電圧の高いチャネル
領域は常にオフ状態であり、読み出し時には、しきい値
電圧の低いチャネル領域だけで情報を読み出すことがで
きる。従って、しきい値電圧が高いチャネル領域は書き
込み用として用いられ、しきい値電圧が低い領域は読み
出し用として用いられるため、書き込み時にチャネルホ
ットキャリア注入でトランジスタ特性が劣化しても、読
み出しを容易に行うことができる。
【００２３】表２にＰチャネル型メモリセルの印加電圧
条件を示す。ここでは、トンネル酸化膜厚１５nm、カッ
プリング比０．６、２つのチャネル領域のしきい値電圧
が−６Ｖ及び−９Ｖを想定して説明する。
条件を示す。ここでは、トンネル酸化膜厚１５nm、カッ
プリング比０．６、２つのチャネル領域のしきい値電圧
が−６Ｖ及び−９Ｖを想定して説明する。
【００２４】
【表２】
【００２５】書き込み時には、コントロールゲート、ド
レイン、ソースにそれそれ−９，−５，０Ｖを印加す
る。この印加条件で、しきい値電圧の低いチャネル領域
ではアバランシェホットキャリア（電子）がトンネル酸
化膜を通してフローティングゲートに注入されるが、し
きい値電圧の高い領域では１／１０以下となる。これ
は、コントロールゲート電圧としきい値電圧が等しい印
加条件でアバランシェホットキャリアの発生率が最大と
なるためである。
レイン、ソースにそれそれ−９，−５，０Ｖを印加す
る。この印加条件で、しきい値電圧の低いチャネル領域
ではアバランシェホットキャリア（電子）がトンネル酸
化膜を通してフローティングゲートに注入されるが、し
きい値電圧の高い領域では１／１０以下となる。これ
は、コントロールゲート電圧としきい値電圧が等しい印
加条件でアバランシェホットキャリアの発生率が最大と
なるためである。
【００２６】消去時には、コントロールゲート、ドレイ
ン、ソースにそれぞれ−１５，開放、５Ｖを印加する
と、ＦＮトンネリングによりフローティングゲートから
ソースに電子が放出され、情報の消去が行われる。この
印加条件はｎチャネル型の場合と全く同じである。
ン、ソースにそれぞれ−１５，開放、５Ｖを印加する
と、ＦＮトンネリングによりフローティングゲートから
ソースに電子が放出され、情報の消去が行われる。この
印加条件はｎチャネル型の場合と全く同じである。
【００２７】読み出し時には、コントロールゲート、ド
レイン、ソースにそれぞれ−４，−１，０Ｖを印加し、
トランジスタのオン・オフ状態を検出することで情報を
読み出す。この印加条件では、しきい値電圧の低いチャ
ネル領域は常にオフ状態であり、読み出し時にはしきい
値電圧の高いチャネル領域だけで情報を読み出すことが
できる。従って、ｎチャネル型と同様に、書き込み用と
読み出し用のチャネルが異なるため、書き込み時にアバ
ランシェホットキャリア注入でトランジスタ特性が劣化
しても、読み出しを容易に行うことができる。
レイン、ソースにそれぞれ−４，−１，０Ｖを印加し、
トランジスタのオン・オフ状態を検出することで情報を
読み出す。この印加条件では、しきい値電圧の低いチャ
ネル領域は常にオフ状態であり、読み出し時にはしきい
値電圧の高いチャネル領域だけで情報を読み出すことが
できる。従って、ｎチャネル型と同様に、書き込み用と
読み出し用のチャネルが異なるため、書き込み時にアバ
ランシェホットキャリア注入でトランジスタ特性が劣化
しても、読み出しを容易に行うことができる。
【００２８】以上ｎチャネル型及びＰチャネル型メモリ
セルの印加電圧条件について説明したが、本発明の印加
電圧条件は限定されたものではなく、トンネル酸化膜
厚、カップリング比、２つのチャネル領域のしきい値電
圧等が変わると最適印加電圧条件も変わる。
セルの印加電圧条件について説明したが、本発明の印加
電圧条件は限定されたものではなく、トンネル酸化膜
厚、カップリング比、２つのチャネル領域のしきい値電
圧等が変わると最適印加電圧条件も変わる。
【００２９】次に本実施例の装置の製造方法を５つの実
施例について、図４から図８に示し、順次説明する。本
説明では、ｎチャネル型について示すが、Ｐチャネル型
についても不純物のタイプを変えるだけで同様の方法で
製造可能である。
施例について、図４から図８に示し、順次説明する。本
説明では、ｎチャネル型について示すが、Ｐチャネル型
についても不純物のタイプを変えるだけで同様の方法で
製造可能である。
【００３０】（１）第１の製造実施例（前述の第１の実
施例の装置相当） 図４に第１の実施例を示す。
施例の装置相当） 図４に第１の実施例を示す。
【００３１】まず図４（ａ）のように、シリコン基板１
上に従来のＬＯＣＯＳ分離方法を用いてフィールド酸化
膜９を形成する。ＬＯＣＯＳ分離では、パッド酸化膜１
０及び窒化膜１１を形成し、この窒化膜１１をパターニ
ングした後、熱酸化、例えばウェット酸化によりフィー
ルド酸化膜９を形成する。次に図４（ｂ）のように、窒
化膜１１及びパッド酸化膜１０を除去した後、熱酸化に
より、例えば膜厚１５nm程度のトンネル酸化膜４を形成
する。その上に一層目のポリシリコン５を堆積させた
後、このポリシリコン層５にリン等のｎ型不純物を導入
する。
上に従来のＬＯＣＯＳ分離方法を用いてフィールド酸化
膜９を形成する。ＬＯＣＯＳ分離では、パッド酸化膜１
０及び窒化膜１１を形成し、この窒化膜１１をパターニ
ングした後、熱酸化、例えばウェット酸化によりフィー
ルド酸化膜９を形成する。次に図４（ｂ）のように、窒
化膜１１及びパッド酸化膜１０を除去した後、熱酸化に
より、例えば膜厚１５nm程度のトンネル酸化膜４を形成
する。その上に一層目のポリシリコン５を堆積させた
後、このポリシリコン層５にリン等のｎ型不純物を導入
する。
【００３２】次に図４（ｃ）のように、ポリシリコン層
５をパターニングして、チャネル領域上のポリシリコン
層５の１部の厚さを例えば５０nm程度まで薄くする。引
き続きボロン等のＰ型不純物をイオン注入する。ポリシ
リコン層５が薄い領域では、Ｐ型不純物が基板１まで到
達し、しきい値電圧が高いチャネル領域１２が形成でき
る。次に図４（ｄ）のように、ポリシリコン層５をパタ
ーニングしてフローティングゲートとし、その上に薄い
絶縁膜、例えば３０nmの酸化膜／窒化膜／酸化膜を介し
て２層目のポリシリコン層６を堆積させる。このポリシ
リコン層６にｎ型不純物を導入し、パターニングを行っ
てコントロールゲート６を形成する。その後図示しない
がｎ型不純物、例えばヒ素をイオン注入し、この不純物
を熱処理により活性化させてソース・ドレインを形成
し、中間絶縁膜の堆積やＡｌ配線の形成を行い、メモリ
セルを作成する。
５をパターニングして、チャネル領域上のポリシリコン
層５の１部の厚さを例えば５０nm程度まで薄くする。引
き続きボロン等のＰ型不純物をイオン注入する。ポリシ
リコン層５が薄い領域では、Ｐ型不純物が基板１まで到
達し、しきい値電圧が高いチャネル領域１２が形成でき
る。次に図４（ｄ）のように、ポリシリコン層５をパタ
ーニングしてフローティングゲートとし、その上に薄い
絶縁膜、例えば３０nmの酸化膜／窒化膜／酸化膜を介し
て２層目のポリシリコン層６を堆積させる。このポリシ
リコン層６にｎ型不純物を導入し、パターニングを行っ
てコントロールゲート６を形成する。その後図示しない
がｎ型不純物、例えばヒ素をイオン注入し、この不純物
を熱処理により活性化させてソース・ドレインを形成
し、中間絶縁膜の堆積やＡｌ配線の形成を行い、メモリ
セルを作成する。
【００３３】（２）第２の製造実施例 図５に第２の実施例を示す。
【００３４】まず図５（ａ）のように、シリコン基板１
上にパッド酸化膜１０及び窒化膜１１を形成し、この窒
化膜１１をパターニングした後、イオン注入により、Ｐ
型不純物、例えばボロンをイオン注入し、シリコン基板
１にＰ- 層を形成する。
上にパッド酸化膜１０及び窒化膜１１を形成し、この窒
化膜１１をパターニングした後、イオン注入により、Ｐ
型不純物、例えばボロンをイオン注入し、シリコン基板
１にＰ- 層を形成する。
【００３５】次に図５（ｂ）のように、もう一度窒化膜
を堆積させ、異方性エッチングによりサイドウォール窒
化膜１３を形成する。
を堆積させ、異方性エッチングによりサイドウォール窒
化膜１３を形成する。
【００３６】次に図５（ｃ）のように、熱酸化、例えば
ウェット酸化によりフィールド酸化膜９を形成すると、
しきい値電圧が高いチャネル領域１２ができる。
ウェット酸化によりフィールド酸化膜９を形成すると、
しきい値電圧が高いチャネル領域１２ができる。
【００３７】次に図５（ｄ）のように、窒化膜１１及び
パッド酸化膜１０を除去した後、熱酸化により例えば膜
厚１５nm程度のトンネル酸化膜４を形成する。その上に
１層目のポリシリコン５を堆積させた後、このポリシリ
コン層５にｎ型不純物、例えばリンを導入し、パターニ
ングを行ってフローティングゲート５を形成する。その
後は、第１の製造実施例と同じ手順を経てメモリセルを
作成する。
パッド酸化膜１０を除去した後、熱酸化により例えば膜
厚１５nm程度のトンネル酸化膜４を形成する。その上に
１層目のポリシリコン５を堆積させた後、このポリシリ
コン層５にｎ型不純物、例えばリンを導入し、パターニ
ングを行ってフローティングゲート５を形成する。その
後は、第１の製造実施例と同じ手順を経てメモリセルを
作成する。
【００３８】（３）第３の製造実施例 図６に第３の実施例を示す。
【００３９】まず図６（ａ）のように、シリコン基板１
上に第１の製造実施例と同じ手順を経て、フィールド酸
化膜９を形成する。
上に第１の製造実施例と同じ手順を経て、フィールド酸
化膜９を形成する。
【００４０】次に図６（ｂ）のように、窒化膜１１及び
パッド酸化膜１０を除去した後、熱酸化により例えば膜
厚２０nm程度のマスク酸化膜を形成する。引き続きボロ
ン等のＰ型不純物をイオン注入して、シリコン基板１に
Ｐ-層を形成する。
パッド酸化膜１０を除去した後、熱酸化により例えば膜
厚２０nm程度のマスク酸化膜を形成する。引き続きボロ
ン等のＰ型不純物をイオン注入して、シリコン基板１に
Ｐ-層を形成する。
【００４１】次に図６（ｃ）のように、チャネル領域の
１部をパターニングしてＰ- 層よりも深くエッチングす
ると、しきい値電圧よりも高いチャネル領域１２が形成
できる。さらにマスク酸化膜１４を除去した後、熱酸化
により例えば１５nmのトンネル酸化膜を形成する。その
後は図６（ｄ）のように、第２の製造実施例と同じ手順
を経てメモリセルを形成する。
１部をパターニングしてＰ- 層よりも深くエッチングす
ると、しきい値電圧よりも高いチャネル領域１２が形成
できる。さらにマスク酸化膜１４を除去した後、熱酸化
により例えば１５nmのトンネル酸化膜を形成する。その
後は図６（ｄ）のように、第２の製造実施例と同じ手順
を経てメモリセルを形成する。
【００４２】（４）第４の製造実施例 図７に第４の実施例を示す。
【００４３】まず図７（ａ）のように、シリコン基板１
にＮ型不純物、例えばボロンをイオン注入するか、Ｐ-
層をエピタキシャル成長させて、Ｐ- 層を形成する。
にＮ型不純物、例えばボロンをイオン注入するか、Ｐ-
層をエピタキシャル成長させて、Ｐ- 層を形成する。
【００４４】次に図７（ｂ）のように、第１の製造実施
例と同じ手順を経て、フィールド酸化膜９を形成する。
例と同じ手順を経て、フィールド酸化膜９を形成する。
【００４５】次に図７（ｃ）のように、窒化膜１１及び
パッド酸化膜１０を除去した後、チャネル領域の１部を
パターニングしてＰ- 層よりも深くエッチングすると、
しきい値電圧よりも高いチャネル領域１２が形成でき
る。さらに熱酸化により例えば１５nmのトンネル酸化膜
を形成する。その後は図７（ｄ）のように、第２の製造
実施例と同じ手順を経てメモリセルを形成する。
パッド酸化膜１０を除去した後、チャネル領域の１部を
パターニングしてＰ- 層よりも深くエッチングすると、
しきい値電圧よりも高いチャネル領域１２が形成でき
る。さらに熱酸化により例えば１５nmのトンネル酸化膜
を形成する。その後は図７（ｄ）のように、第２の製造
実施例と同じ手順を経てメモリセルを形成する。
【００４６】 （５）第５の実施例（前述の第２の実施例の装置相当） 図８に第５の実施例を示す。第１の製造実施例と同じ手
順を経てフィールド酸化膜９を形成する。
順を経てフィールド酸化膜９を形成する。
【００４７】次に図８（ｂ）のように、窒化膜１１及び
パッド酸化膜１０を除去した後、さらに正電荷をトンネ
ル酸化膜中に発生させるため、フィールド酸化膜９を途
中までエッチングする。
パッド酸化膜１０を除去した後、さらに正電荷をトンネ
ル酸化膜中に発生させるため、フィールド酸化膜９を途
中までエッチングする。
【００４８】次に図８（ｃ）のように、熱酸化により例
えば１５nmのトンネル酸化膜４を形成すると、フィール
ド酸化膜９が除去された領域に正電荷が発生し、その下
のチャネル領域のしきい値電圧が下がる。引き続きＰ型
不純物例えばボロンをイオン注入し、シリコン基板１に
Ｐ- 層を形成して、しきい値電圧を所定の値に制御す
る。その後は図８（ｄ）のように、第２の製造実施例と
同じ手順を経てメモリセルを形成する。
えば１５nmのトンネル酸化膜４を形成すると、フィール
ド酸化膜９が除去された領域に正電荷が発生し、その下
のチャネル領域のしきい値電圧が下がる。引き続きＰ型
不純物例えばボロンをイオン注入し、シリコン基板１に
Ｐ- 層を形成して、しきい値電圧を所定の値に制御す
る。その後は図８（ｄ）のように、第２の製造実施例と
同じ手順を経てメモリセルを形成する。
【００４９】
【発明の効果】以上、詳細に説明したようにこの発明に
よれば、１つのトランジスタでしきい値電圧の異なる２
つ以上のチャネル領域を具えているため、書き込み時に
ホットキャリアによってトランジスタ特性が劣化して
も、読み出しを容易に行うことができる。また、上記ト
ランジスタを作成するために、何ら新しい製造技術を用
いる必要がなく、製造工程も容易である。
よれば、１つのトランジスタでしきい値電圧の異なる２
つ以上のチャネル領域を具えているため、書き込み時に
ホットキャリアによってトランジスタ特性が劣化して
も、読み出しを容易に行うことができる。また、上記ト
ランジスタを作成するために、何ら新しい製造技術を用
いる必要がなく、製造工程も容易である。
【図１】本発明の第１の実施例の構造説明図
【図２】本発明の第２の実施例の構造説明図
【図３】従来例の構造説明図
【図４】本発明の第１の実施例の製造工程
【図５】本発明の第２の実施例の製造工程
【図６】本発明の第３の実施例の製造工程
【図７】本発明の第４の実施例の製造工程
【図８】本発明の第５の実施例の製造工程
４ トンネル酸化膜 ５ フローティングゲート ６ コントロールゲート １２ 高ＶT チャネル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04
Claims (5)
- 【請求項１】 ＭＯＳ型構造の不揮発性メモリセルを有
する半導体記憶装置に於て、 そのメモリセルにおけるソースとドレインとの間に、し
きい値電圧の異る２つ以上のチャネル領域を有すること
を特徴とする半導体記憶装置。 - 【請求項２】 前記しきい値の異る２つ以上のチャネル
領域として、前記ソースとドレインとの間に２つ以上の
異った不純物濃度の領域を設けたことを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】 前記しきい値の異る２つ以上のチャネル
領域として、そのチャネル領域の上部の絶縁膜中に正電
荷を存在させてあることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項４】 請求項１ないし３のいずれかの項に記載
した半導体記憶装置の動作方法として、 しきい値電圧の高いチャネル領域で書き込みを行い、し
きい値電圧の低いチャネル領域で読み出しを行うように
したことを特徴とするＮチャネル型半導体記憶装置の動
作方法。 - 【請求項５】 請求項１ないし３記載の半導体記憶装置
の動作方法として、 しきい値電圧の低いチャネル領域で書き込みを行い、し
きい値電圧の高いチャネル領域で読み出しを行うように
したことを特徴とするＰチャネル型半導体記憶装置の動
作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29310391A JPH05136429A (ja) | 1991-11-08 | 1991-11-08 | 半導体記憶装置およびその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29310391A JPH05136429A (ja) | 1991-11-08 | 1991-11-08 | 半導体記憶装置およびその動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136429A true JPH05136429A (ja) | 1993-06-01 |
Family
ID=17790466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29310391A Pending JPH05136429A (ja) | 1991-11-08 | 1991-11-08 | 半導体記憶装置およびその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136429A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641989A (en) * | 1994-06-03 | 1997-06-24 | Nippon Steel Corporation | Semiconductor device having field-shield isolation structures and a method of making the same |
| US7535053B2 (en) | 1997-11-18 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP2010278462A (ja) * | 2010-07-28 | 2010-12-09 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
| KR20130035928A (ko) * | 2011-09-30 | 2013-04-09 | 세이코 인스트루 가부시키가이샤 | 반도체 기억 장치 및 반도체 기억 소자 |
| JP2014116050A (ja) * | 2012-12-10 | 2014-06-26 | Seiko Instruments Inc | 不揮発性メモリ回路 |
-
1991
- 1991-11-08 JP JP29310391A patent/JPH05136429A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641989A (en) * | 1994-06-03 | 1997-06-24 | Nippon Steel Corporation | Semiconductor device having field-shield isolation structures and a method of making the same |
| US7535053B2 (en) | 1997-11-18 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP2010278462A (ja) * | 2010-07-28 | 2010-12-09 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
| KR20130035928A (ko) * | 2011-09-30 | 2013-04-09 | 세이코 인스트루 가부시키가이샤 | 반도체 기억 장치 및 반도체 기억 소자 |
| JP2013077780A (ja) * | 2011-09-30 | 2013-04-25 | Seiko Instruments Inc | 半導体記憶装置及び半導体記憶素子 |
| JP2014116050A (ja) * | 2012-12-10 | 2014-06-26 | Seiko Instruments Inc | 不揮発性メモリ回路 |
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