JPH1126608A

JPH1126608A - 不揮発性半導体記憶装置

Info

Publication number: JPH1126608A
Application number: JP9173526A
Authority: JP
Inventors: Keiichi Haraguchi; 恵一原口; Masaru Hisamoto; 大久本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-29

Abstract

(57)【要約】【目的】拡散層側の静電容量を大きくし、且つ、短チャ
ネル効果を生じにくくした不揮発性半導体記憶装置を提
供する。【解決手段】ｐ型シリコン基板１上にゲート絶縁膜２を
介して浮遊ゲート電極５が設けられている。更に、層間
絶縁膜２０を介して制御ゲート電極６が設けられてい
る。浮遊ゲート電極との重なり領域が大きいｎ⁺拡散層
３が直下に延在して設けられると共に、ｐ⁺拡散層４が
チャネル領域外に設けられている。書込み及び消去は、
通常のＡＮＤ型フラッシュメモリと同様にファウラー・
ノードハイム（Ｆ−Ｎ）電流により行い、読出しはバン
ド間トンネル電流を用いて行う。【効果】ゲート長に依存しないバンド間トンネル電流を
読出し動作に用いるので、短チャネル効果が生ぜず、し
かも低電力動作が可能である。一方のｎ⁺拡散層を省略
する事ができるため高集積化可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に係り、特に読出し動作時にバンド間トンネル電流
を用いる不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】一般に、不揮発性半導体記憶装置に用い
られる半導体素子は、浮遊ゲートと制御ゲートとを有
し、電荷を浮遊ゲートに蓄積したり、放出したりするこ
とにより、情報の書き込み、保持、消去を行う。従来、
この種の不揮発性半導体記憶装置に用いられる半導体素
子の基本的な構造は、シリコン基板上に１０ｎｍ程度の
厚さのゲート酸化膜とソース及びドレイン電極が形成さ
れ、更にゲート酸化膜の上に絶縁膜を挾んだ２つのポリ
シリコン電極が形成された構造である。

【０００３】例えば、制御ゲート、ソース、ドレイン、
シリコン基板にそれぞれ１８Ｖ，０Ｖ，０Ｖ，０Ｖの電
圧を１ｍｓｅｃ印加すると、シリコン基板から浮遊ゲー
トにファウラー・ノードハイム（Fowler-Nordheim:以
下、Ｆ−Ｎと略す)電流が流れ、浮遊ゲートに電荷（電
子）が蓄積する。この状態を、ここでは「消去」状態と
する。逆に、制御ゲート、ソース、ドレイン、シリコン
基板にそれぞれ−９Ｖ，０Ｖ，４Ｖ，０Ｖの電圧を１ｍ
ｓｅｃ印加すると、浮遊ゲート中の電子がＦ−Ｎ電流に
よって引き抜かれる。この状態を、ここでは「書き込
み」状態とする。浮遊ゲートに蓄積された電荷を「読み
出す」には、制御ゲートに３．３Ｖの電源電圧を印加
し、ドレイン電極に１Ｖの電圧を印加すればよい。

【０００４】すなわち、制御ゲートに正電圧を印加する
と、チャネル領域に電荷反転層が形成されソース・ドレ
イン間に電流が流れるので、そのしきい電圧（例えば、
ドレイン電流が１０ｎＡに達したときに制御ゲートに印
加されている電圧）の値を読めば、浮遊ゲートの電荷の
蓄積状態を知ることができる。

【０００５】また、浮遊ゲートに蓄積された電荷を高速
に読み出すためには、ゲート長を短くすればよい。現在
の不揮発性半導体記憶装置には、０．６μｍのゲート長
を有する半導体デバイスが用いられている。すなわち、
図４に示すような拡散層を持つ短チャネルのＭＯＳ（Me
tal Oxide Semiconductor）構造が用いられている。

【０００６】図４において参照符号１は、例えば、ｐ型
のシリコン基板を示し、このｐ型シリコン基板１中にソ
ース及びドレイン拡散層となるｎ⁺拡散層３が形成され
ている。ソース・ドレイン拡散層３，３間のシリコン基
板１上には、ゲート絶縁膜２を介して浮遊ゲート電極５
が形成され、更に浮遊ゲート電極５上には絶縁膜２０を
介して制御ゲート電極６が形成されている。このような
構造の半導体デバイスを有する不揮発性半導体記憶装置
に関しては、例えば、特開平６−７７４３７号公報に開
示されている。尚、シリコン基板としてｎ型シリコン基
板を用いる場合には、ｎ型シリコン基板中にｐウエル拡
散層を形成し、このｐウエル拡散層を上記ｎ⁺拡散層３
が形成される領域に設けてｐ型シリコン基板１の代わり
として用いてもよいことは言うまでもない。

【０００７】

【発明が解決しようとする課題】ところで、一般にＭＯ
Ｓトランジスタでは、チャネル領域が形成されればよい
ので、ソース・ドレイン拡散層とゲート電極との重なり
は小さくてよい。寧ろ、高速で動作させるには、寄生容
量が小さくなるように、ソース・ドレイン拡散層とゲー
ト電極との重なりは小さい方が有利である。これに対し
て、不揮発性半導体記憶装置では、前述したように浮遊
ゲートに蓄積された電荷をドレインまたはソース側拡散
層から引き抜く動作が必要なため、ゲート電極と引き抜
き側の拡散層との重なり領域を大きくする必要がある。
ゲート電極と拡散層との重なり領域を大きくすると、ゲ
ート電極と拡散層間の静電容量（以下、拡散層容量結合
比という）が大きくなるので、浮遊ゲートに蓄積された
電荷を引き抜きやすくなるからである。

【０００８】しかし、図４に示したような構造のままで
拡散層を広げると、ソース・ドレイン拡散層同士が近づ
き、ドレイン電圧を印加したときにゲート電圧を印加し
なくても基板を介して電流が流れてしまう、いわゆる短
チャネル効果が起こり、しきい電圧を読みとれなくなっ
てしまう。この短チャネル効果を防ぐために、通常のＭ
ＯＳトランジスタでは、チャネル領域にキャリアと反対
の導電型を有するドーパントをイオン打ち込みする。こ
の際、ゲート電極をマスクとしてイオン打ち込みを行う
ため、ゲート電極の厚さの小さいものではゲート絶縁膜
を劣化させる可能性がある。

【０００９】また、現在用いられている不揮発性半導体
記憶装置では、通常図５に示すように、電荷引き抜きを
行わない側の拡散層に、例えば、ｐ型シリコン基板を用
いた不揮発性半導体記憶装置ならば、ｐ⁺拡散層４を形
成することにより、ｎ⁺ソース・ドレイン拡散層３，３
同士の接触を防いでいる。このような素子構造を用いれ
ば、ゲート長が０．４μｍ程度までのＭＯＳゲートを持
つデバイスの短チャネル効果を防止することができる。

【００１０】しかしながら、更なる不揮発性半導体記憶
装置の高速化・短チャネル化が進むと、図５に示したよ
うな素子構造では短チャネル効果を防ぎきれなくなる。
また、短チャネルゲートのＭＯＳ構造素子では、チャネ
ル方向に大きなドレイン電界が印加されるために、読み
出し動作時にホットキャリアが生じ、ゲート絶縁膜を劣
化させる原因となる。このため、ゲート長が０．４μｍ
以下の不揮発性半導体記憶装置では、このような短チャ
ネル効果を防ぎ、拡散層静電容量比を大きくとり、しか
もゲート絶縁膜に負担をかけない素子構造が必要であ
る。

【００１１】そこで、本発明の目的は、本質的に短チャ
ネル効果の生じない素子構造を持つ不揮発性半導体記憶
装置を提供することにある。

【００１２】また、本発明の他の目的は、拡散層静電容
量比の大きな素子構造を持つ不揮発性半導体記憶装置を
提供することにある。

【００１３】更に、本発明の他の目的は、ゲート絶縁膜
劣化の原因となるホットキャリアの発生を抑制した素子
構造を持つ不揮発性半導体記憶装置を提供することにあ
る。また、本質的に短チャネル効果が生じなく、かつ、
ホットキャリアの発生を抑止した素子構造を持つ半導体
装置を提供することも本発明の目的である。

【００１４】

【課題を解決するための手段】前述したように、現在用
いられている不揮発性半導体記憶装置では、浮遊ゲート
に蓄積された電荷を読み出すために、制御ゲート電極に
正電圧を印加し、ゲート電極直下のチャネル領域に電荷
反転層を形成し、ドレイン拡散層に正電圧を印加してド
レイン電流を流す。そして、そのドレイン電流が例えば
１０ｎＡに達した時の制御ゲート電圧をしきい電圧とし
て読み出す、ということを行っている。しかし、浮遊ゲ
ートの電荷蓄積状態を判定するのにチャネル電流にこだ
わる必要はない。要はゲート電圧で制御できる電流であ
ればよい。

【００１５】例えば、ｐ型シリコン基板１に作製された
図４に示すような素子構造を有する不揮発性半導体記憶
装置においても、片方のｎ⁺拡散層３に正電圧、制御ゲ
ート電極６に負電圧を印加すると、シリコン基板１のバ
ンドギャップをバレンスバンドＥ_Vの電子がトンネルし
て電流７が流れる（以下、バンド間トンネル電流と呼
ぶ）。図２は、その様子を示したバンド図である。この
とき、バレンンスバンドからトンネルしてきた電子はｎ
型拡散層３に流れ込み、バレンスバンドに生じたホール
はｐ型シリコン基板１に流れるか、あるいはｐ⁺導電型
の拡散層を形成しておけばそちらに流れる。尚、図２に
おいて、Ｅ_Cはコンダクションバンド、Ｅ_Fはフェルミレ
ベルである。

【００１６】バンド間トンネル電流７は、ゲート絶縁膜
上の電極の電位に応じてゲート絶縁膜直下から流れる。
従って、図４の場合は浮遊ゲート電極５の電荷蓄積状態
を反映し、且つ制御ゲート電極６によってバンド間トン
ネル電流を制御することもできる。

【００１７】バンド間トンネル電流は、チャネル電流と
異なりゲート長に依存しないため、ソース・ドレイン間
にゲート電圧とは無関係に基板を介して電流が流れるこ
とはないので、短チャネル効果が起こらない。

【００１８】それどころか、バンド間トンネル電流をソ
ースに流す必要もないので、素子分離がしっかりしてい
れば図６に示すようにソース側拡散層を省くこともでき
る。たとえソース側拡散層を設けたにしても、ゲート絶
縁膜直下に電荷反転層を形成する必要がないため、ソー
ス側拡散層をゲート電極から離して形成することができ
る。このため、図１または図６に示すようにドレイン側
のｎ⁺拡散層３を浮遊ゲート電極５の直下に大きく拡散
させることができ、従って拡散層容量結合比を従来の不
揮発性半導体記憶装置に比べ大きくすることができる。

【００１９】また、従来のように電荷反転層を形成して
チャネル電流を流す場合には、ドレイン側拡散層の近傍
の電界が大きくなるために伝導キャリアが加速され、ホ
ットキャリアが生じてゲート絶縁膜を劣化させる原因と
なるが、本発明の不揮発性半導体記憶装置および半導体
装置では、バンド間トンネル電流を用いるのでホットキ
ャリアが発生せず、ゲート絶縁膜劣化の心配はない。

【００２０】

【発明の実施の形態】本発明に係る不揮発性半導体記憶
装置の好適な実施の形態は、半導体基板、例えば図１に
示した例で言えば、ｐ型シリコン基板１と、このｐ型シ
リコン基板１上にゲート絶縁膜２を介して設けられた浮
遊ゲート電極５と、この浮遊ゲート電極５上に少なくと
も一部分が積層される形で層間絶縁膜２０を介して設け
られた制御ゲート電極６と、浮遊ゲート電極直下のシリ
コン基板１内に浮遊ゲート電極５の一部と重なるように
設けられたｎ⁺拡散層３と、チャネル領域外に設けられ
たｐ⁺拡散層４とを備えた構成である。

【００２１】このように構成することにより、制御ゲー
ト電極６に負電圧を印加したときにｎ⁺拡散層３とｐ⁺拡
散層４間のゲート絶縁膜直下にバンド間トンネル電流７
が流れる。バンド間トンネル電流はゲート電圧に依存す
る電流であるので、このバンド間トンネル電流７を検出
することにより、浮遊ゲート電極５の電荷蓄積状態を知
ることができる。バンド間トンネル電流７はゲート長に
依存しないので、ゲート長を短くしても短チャネル効果
を生じることが無い。また、バンド間トンネル電流７
は、ｎ⁺拡散層３と浮遊ゲート電極５間に高電界が形成
されて流れるチャネル電流ではないので、ホットキャリ
アが生じてゲート絶縁膜２を劣化させることがない。ま
た、ｎ⁺拡散層３の浮遊ゲート電極５と重なる領域が、
図４に示した従来例よりも大きくできるため、拡散層容
量結合比を大きくできる。

【００２２】

【実施例】次に、本発明に係る不揮発性半導体記憶装置
の更に具体的な実施例につき、添付図面を参照しながら
以下詳細に説明する。

【００２３】＜実施例１＞図１は、本発明に係る不揮発
性半導体記憶装置の一実施例を示すメモリセルの断面図
である。図１において、参照符号１はｐ型のシリコン基
板を示し、このシリコン基板１上にゲート絶縁膜２を介
して浮遊ゲート電極５が設けられている。更に、浮遊ゲ
ート電極５上には絶縁膜２０を介して制御ゲート電極６
が設けられ、浮遊ゲート電極直下のシリコン基板１中に
は、浮遊ゲート電極５との重なり領域が図４に示した従
来例よりも大きくなるように、ｎ⁺拡散層３が設けられ
ると共に、チャネル領域外のシリコン基板１中にｐ⁺拡
散層４が設けられている。

【００２４】このようなメモリセル構造は、以下のよう
にして形成する。

【００２５】先ず、シリコン基板１をアンモニアと過酸
化水素を含んだ水溶液に浸漬した後、フッ酸水溶液によ
り表面酸化膜を除去する。これに続いて、フィールド酸
化膜を形成(不図示)してから、流量１０リットル／分の
ウェット酸化雰囲気中で、基板温度が８５０℃となるよ
うにシリコン基板１を加熱し、９ｎｍ厚のＳｉＯ₂膜
（ゲート絶縁膜２）を形成した。

【００２６】次に、モノシランとホスフィンを用いて３
×１０²⁰ｃｍ^-3のリンを含んだアモルファスシリコン膜
を減圧化学気相成長法により１００ｎｍ堆積した後、窒
素雰囲気中、９００℃で２０分間加熱して結晶化し（従
って、浮遊ゲート電極は多結晶シリコン膜となってい
る）、浮遊ゲート電極５を形成した。

【００２７】次に、層間絶縁膜２０としてＯＮＯ（Oxid
e-Nitride-Oxide）膜を形成した。

【００２８】形成方法は、基板温度８００℃で窒素希釈
の１０％酸素を用いて浮遊ゲート電極５の多結晶シリコ
ン膜を熱酸化して膜厚５ｎｍの酸化シリコン膜を形成
し、その後、ジクロロシランとアンモニアを用いた化学
気相成長法により窒化シリコン膜を膜厚１３ｎｍとなる
ように堆積し、更に９００℃のウェット酸化雰囲気中で
熱酸化した。

【００２９】次に、この層間絶縁膜２０上に減圧化学気
相成長法により、モノシランとホスフィンを用いてリン
を含んだ多結晶シリコン膜を１５０ｎｍ堆積し、窒素雰
囲気中、９００℃で２０分間加熱して制御ゲート電極６
を形成した。

【００３０】次に、ゲート電極５，６を加工後、砒素を
イオン打ち込みしてｎ⁺拡散層３を形成し、ホウ素をイ
オン打ち込みしてｐ⁺拡散層４を形成した。

【００３１】更に、ホウ素とリンとを含んだ酸化シリコ
ン膜を堆積した後、加熱して平坦化した絶縁膜を形成し
た。

【００３２】この後、ｐ⁺拡散層４、ｎ⁺拡散層３上にコ
ンタクト穴を開け、その上に電極を形成して図１に示し
た断面構造を有するメモリセルを作製した。

【００３３】このようにして作製した不揮発性半導体記
憶装置を用いて、書き換え特性を評価した。従来と同様
に、浮遊ゲート電極５への電子の注入はＦ−Ｎ電流でシ
リコン基板１を介してｐ⁺拡散層４から行い（「消去」
動作）、浮遊ゲート電極５からＦ−Ｎ電流でｎ⁺拡散層
３へ引き抜いた（「書き込み」動作）。ここで、「消
去」動作は、制御ゲート電極６、ｐ⁺拡散層４、ｎ⁺拡散
層３に、それぞれ１８Ｖ，０Ｖ，０Ｖのパルス電圧を１
ｍｓｅｃ印加することにより行い、「書き込み」動作
は、制御ゲート電極６、ｐ⁺拡散層４、ｎ⁺拡散層３に、
それぞれ−９Ｖ，０Ｖ，４Ｖのパルス電圧を１ｍｓｅｃ
印加することにより行う。

【００３４】「書き込み」された状態におけるバンド間
トンネル電流・制御ゲート電圧特性を図３（ａ）に示
す。このときのｐ⁺拡散層４の電圧Ｖｂは０Ｖである
が、発生したホールを引き抜くために負電圧を印加して
もよい。その場合には、図３（ａ）において、ｎ⁺拡散
層３の電圧Ｖｄを（Ｖｄ−Ｖｂ）とすれば、ほぼ同様の
結果が得られる。図３（ａ）で、例えばバンド間トンネ
ル電流が１ｎＡに達したときの制御ゲート電極６の電圧
をしきい電圧Ｖ_thtと定義すれば、ｎ⁺拡散層３の電圧Ｖ
ｄが３．５Ｖで、しきい電圧Ｖ_thtは−１．８Ｖとな
る。

【００３５】次に、図３（ｂ）に、「消去」された状態
におけるバンド間トンネル電流・制御ゲート電圧特性を
示す。この状態で、バンド間トンネル電流が１ｎＡに達
したときの制御ゲート電極６の電圧、すなわち、しきい
電圧Ｖ_thtは図３（ｂ）から３．８Ｖとなる。

【００３６】このように、しきい電圧Ｖ_thtの値を読み
とることにより、浮遊ゲート電極５の電荷の蓄積状態を
知ることができ、従ってメモリ動作が可能となる。

【００３７】本実施例の不揮発性半導体記憶装置では、
ｐ⁺拡散層４によって基板電位を変調するため、一つ一
つの素子の電気的な分離が必要となる。例えば、素子分
離には図８に示すように絶縁物素子分離層９を形成すれ
ば十分である。この絶縁物素子分離層９は、例えばＳＯ
Ｉ（Silicon On Insulator）基板を用い、絶縁物が充填
された浅い溝を形成することにより実現できる。或い
は、浅いｎ⁺埋込層と、このｎ⁺埋込層に達するＬＯＣＯ
Ｓ（Local Oxidation of Silicon）酸化膜を用いた素子
分離でもよいし、浅いｎ⁺埋込層と、このｎ⁺埋込層に達
する絶縁物が充填された０．３μｍ程度の浅い溝を用い
た素子分離構造としてもよい。また、ＳＧＩ（Shallow
Groove Isolation）又はＳＴＩ(Shallow Trench Isolat
ion）といった素子分離技術を用いることもできる。

【００３８】なお、本実施例の素子構造において、ｐと
ｎの導電型、すなわち電子とホールを入れ替えても原理
的には同様である。

【００３９】また、浮遊ゲート電極５の材料には強誘電
体（ＰＺＴなど）を用いても同様の効果が期待できる。

【００４０】＜実施例２＞図６に、本発明に係る不揮発
性半導体記憶装置の別の実施例を示すメモリセルの断面
図である。図６において、図１に示した実施例１と同一
の構成部分には、説明の便宜上、同一の参照符号を付し
て、その詳細な説明を省略する。すなわち、本実施例の
メモリセルでは、通常のＭＯＳトランジスタで言えばソ
ース側又はドレイン側のｎ⁺拡散層３が省略され、ゲー
ト近傍のチャネル領域外に設けていたｐ⁺拡散層４も省
略している。

【００４１】このような構造のメモリセルを実現する製
造工程は、制御ゲート電極６を形成するところまでは前
記実施例１と同様である。次に、ゲート電極を加工後、
砒素をイオン打ち込みしてｎ⁺拡散層３を形成した。更
に、ホウ素とリンとを含んだ酸化シリコン膜を堆積した
後、加熱して平坦化した絶縁膜を形成した。この後、ｎ
⁺拡散層３上にコンタクト穴を開け、その上に電極を形
成して図６に示した構造のメモリセルを作製した。

【００４２】本発明の不揮発性半導体記憶装置は、通常
の不揮発性半導体記憶装置のソースまたはドレイン側拡
散層のうちの一つを取り除いた構造であるが、勿論、図
４および図５に示したように両方あっても動作に関して
は同様である。ただし、片方は使わないので、無い方が
より小さい素子にする事ができる。

【００４３】このようにして作製した不揮発性半導体記
憶装置を用いて、書き換え特性を評価した。従来と同様
に、浮遊ゲート電極５への電子の注入はＦ−Ｎ電流でシ
リコン基板１から行い（「消去」動作）、浮遊ゲート電
極５から蓄積電荷をＦ−Ｎ電流でｎ⁺拡散層３へ引き抜
いた（「書き込み」動作）。ここで「消去」動作は、制
御ゲート電極６、基板１、ｎ⁺拡散層３に、それぞれ１
８Ｖ，０Ｖ，０Ｖのパルス電圧を１ｍｓｅｃ印加するこ
とにより行い、「書き込み」動作は、制御ゲート電極
６、基板１、ｎ⁺拡散層３にそれぞれ−９Ｖ，０Ｖ，４
Ｖのパルス電圧を１ｍｓｅｃ印加することにより行う。

【００４４】本実施例の不揮発性半導体記憶装置は、通
常のＭＯＳトランジスタのようなチャネル電流を流すこ
とはできないが、バンド間トンネル電流７は流れるの
で、しきい電圧Ｖ_thtをｎ⁺拡散層３に流れる電流から知
ることができる。このとき発生したホールは基板１に流
れるが、読み出し動作には影響はない。基板１の電位は
基本的には常に０Ｖでよく、しかも一括消去等を行う各
セクタごとに制御されていればよいので、このメモリセ
ルは本質的には２端子の半導体素子である。

【００４５】なお、本実施例の素子構造において、ｐと
ｎの導電型、すなわち電子とホールを入れ替えても原理
的には同様である。

【００４６】また、浮遊ゲート電極５の材料には強誘電
体（ＰＺＴなど）を用いても同様の効果が期待できる。

【００４７】図１０（ａ）は、本実施例のメモリセルを
用いてＡＮＤ型メモリセルアレイを構成する場合の一例
であり、３セルずつを１ブロックとして、２ブロック分
を示したレイアウトパターン図、同図（ｂ）は（ａ）に
Ｉ−Ｉ’線で示した部分のメモリセルの断面図、同図
（ｃ）は（ａ）に示したレイアウトパターンの１ブロッ
クに対応する部分の回路図である。

【００４８】図１０（ａ）において、参照符号１５はブ
ロックを示し、このブロック１５は３個のメモリセル１
６を含み、同図（ｃ）に示す回路を構成している。各ブ
ロック間は、絶縁物素子分離層９で素子分離され、各メ
モリセル１６のドレインＤに相当するｎ⁺拡散層３は各
メモリセル１６のドレインＤ同士を接続する配線にも使
用される。各メモリセル１６には、従来のメモルセルの
ソースに相当するｎ⁺拡散層は無く、基板１がソースＳ
に相当する。参照符号１４は、図１０（ｂ）に示すよう
に、浮遊ゲート電極５直下のｎ⁺拡散層３の無い領域で
あり、通常のＭＯＳで言えばチャネル領域となる領域で
ある。なお、図１０（ａ）には、ソース線コンタクト１
０と接地との間を接続する同図（ｃ）に示した選択ＭＯ
Ｓトランジスタ２５は図示していない。

【００４９】ここでは、メモリセル１６のしきい値を高
い電圧に持っていく動作を「消去」、低く持っていく動
作を「書き込み」とする。従って、消去はＦ−Ｎ電流で
シリコン基板１から浮遊ゲート電極５への電子の注入に
より行う。各ブロック１５に設けたｐ⁺拡散層４に接続
されるソース線コンタクト１０を選択トランジスタ２５
をオンして接地電位（０Ｖ）に接続し、ワード線１３に
１８Ｖの電圧を印加することにより消去が行われる。書
き込み動作は、選択ゲート１２を６Ｖにしてデータ線コ
ンタクト１１を介して不図示のデータ線にメモリセルの
ドレインすなわちｎ⁺拡散層３を接続してｎ⁺拡散層３に
４Ｖ、ワード線１３に−９Ｖの電圧を印加し、浮遊ゲー
ト電極５からＦ−Ｎ電流で蓄積電荷をｎ⁺拡散層３へ引
き抜くことにより行われる。以上の消去及び書き込み動
作は、通常のＡＮＤ型メモリセルと同様である。

【００５０】読み出し動作は、ｎ⁺拡散層３に３．５
Ｖ、選択ゲート１２に５．５Ｖ、ｐ⁺拡散層４に０Ｖの
電圧を印加し、ワード線１３に０Ｖから４Ｖまでの電圧
を掃引し、基板１、ブロックの下部に広がって設けられ
たｐ⁺埋込層４１及びブロックの一端に設けたｐ⁺拡散層
４上のソース線コンタクト１０を介してソース線（不図
示）に流れるバンド間トンネル電流７をモニタすること
により行われる。

【００５１】図１２（ａ）は、本実施例のメモリセルを
用いて更にＮＯＲ型メモリセルアレイを構成する場合の
一例であり、２セルずつを１ブロックとして、２ブロッ
ク分を示したレイアウトパターン図、同図（ｂ）は
（ａ）にＩ−Ｉ’線で示した部分のメモリセルの断面
図、同図（ｃ）は（ａ）に示したレイアウトパターンの
１ブロックに対応する部分の回路図である。尚、図１２
において、図１０に示した構成要素と同一部分には、同
一の参照符号を付してある。ＮＯＲ型では、書き込みと
消去の定義が前述したＡＮＤ型と逆になる。すなわち、
メモリセル１６のしきい値を高い電圧に持っていく動作
が「書き込み」、低く持っていく動作が「消去」とな
る。なお、参照符号１７は各メモリセル１６に設けたソ
ース線コンタクトである。

【００５２】従来のＮＯＲ型メモリセルアレイでは、ビ
ット線コンタクトはセルの上を縦に配置されているビッ
ト線に接続するため２セルに１箇所配置する必要があっ
た。これに対して、図６に示した構造のメモリセルでは
基板１に流れるバンド間トンネル電流７は、図１２
（ａ），（ｂ）に示すように下部に広がって設けたｐ⁺
埋込層４１を介してブロックの一端に設けたｐ⁺拡散層
４へと流れるので、１ブロックで１箇所のビット線コン
タクト１０により取り出せばよい。従って、その分チッ
プ面積を小さくすることができる利点がある。

【００５３】＜実施例３＞図７は、本発明に係る不揮発
性半導体記憶装置のまた別の実施例を示すメモリセルの
断面図である。図７において、図１に示した実施例１と
同一の構成部分には、説明の便宜上、同一の参照符号を
付して、その詳細な説明を省略する。すなわち、本実施
例ではｐ⁺拡散層４を、ｎ⁺拡散層３と同様に浮遊ゲート
電極５の直下にまで延在して設けている点が、図１に示
した実施例１のメモリセル構造と相違する。このような
構造のメモリセルを実現する製造工程は、前記実施例１
と同様である。

【００５４】本実施例の不揮発性半導体記憶装置も動作
原理は前述した実施例１と同様であり、ｎ⁺拡散層３を
流れるバンド間トンネル電流が１ｎＡに達したときの制
御ゲート電極６の電圧、すなわちしきい電圧Ｖ_thtを読
めば、浮遊ゲート電極５の蓄積電荷状態が分かる。従っ
て、メモリ動作をすることが可能である。勿論、実施例
１と同様に、本実施例のメモリセルもｐ⁺拡散層４によ
って基板電位を変調するため、一つ一つの素子の電気的
な分離が必要となるので、図８に示されるような絶縁物
素子分離層９を設ければよい。

【００５５】また、本実施例のメモリセル構造は、ｎ⁺
拡散層３とｐ⁺拡散層４とがゲート電極の直下にまで拡
散しているので、ホールを引き抜きやすく、実施例１，
２に示したメモリセルよりも高速動作が可能である。

【００５６】なお、本実施例の素子構造において、ｐと
ｎの導電型、すなわち電子とホールを入れ替えても原理
的には同様である。

【００５７】また、浮遊ゲート電極の材料には強誘電体
（ＰＺＴなど）を用いても同様の効果が期待できる。

【００５８】図１１（ａ）は、本実施例のメモリセルを
用いてＡＮＤ型メモリセルアレイを構成する場合の一例
であり、３セルずつを１ブロックとして、２ブロック分
を示したレイアウトパターン図、同図（ｂ）は（ａ）に
Ｉ−Ｉ’線で示した部分のメモリセルの断面図である。
尚、同図（ａ）に示したレイアウトパターンの１ブロッ
クに対応する部分の回路図は、図１０（ｃ）と同一であ
るので省略する。また、実施例２と同一の構成部分には
同一の参照符号を付してある。

【００５９】書き込みと消去の定義および動作は、図１
０に示した実施例２の場合と同様である。図１１（ｂ）
に示すように、図１０の場合と異なり、ｐ⁺埋込層４１
は設けられておらず、ドレインに相当するｎ⁺拡散層３
に並行に表面に設けたｐ⁺拡散層４だけである。このた
め、静電容量を小さくでき、その分実施例２の図１０に
示したメモリセル構成の場合よりも高速に読出しができ
る。

【００６０】＜実施例４＞図９は、本発明に係る半導体
装置の一実施例を示すＭＯＳ構造素子の断面図である。
図９において、参照符号１はｐ型のシリコン基板を示
し、このシリコン基板１上にゲート絶縁膜２を介してゲ
ート電極８が設けられている。シリコン基板１中には、
ｎ⁺拡散層３がゲート電極８直下に延在して設けられる
と共に、ゲート電極８直下から離れたシリコン基板１
中、すなわちチャネル領域外にｐ⁺拡散層４が設けられ
ている。

【００６１】このようなＭＯＳ構造の素子は、以下のよ
うにして形成する。

【００６２】先ず、シリコン基板１をアンモニアと過酸
化水素を含んだ水溶液に浸漬した後、フッ酸水溶液によ
り表面酸化膜を除去する。これに続いて、フィールド酸
化膜を形成してから、流量１０リットル／分のウェット
酸化雰囲気中で、基板温度が８５０℃となるようにシリ
コン基板１を加熱し、９ｎｍ厚のＳｉＯ₂膜（ゲート絶
縁膜２）を形成した。

【００６３】次に、モノシランとホスフィンを用いて３
×１０²⁰ｃｍ^-3のリンを含んだアモルファスシリコン膜
を減圧化学気相成長法により１５０ｎｍ堆積し、窒素雰
囲気中、９００℃で２０分間加熱して結晶化し、ゲート
電極８となる多結晶シリコンを形成した。０．３μｍプ
ロセスによりゲート加工後、ホウ素をイオン打ち込みし
てｐ⁺拡散層４を形成し、砒素をイオン打ち込みしてｎ⁺
拡散層３を形成した。更に、砒素とリンとを含んだ酸化
シリコン膜を堆積した後、加熱して平坦化した絶縁膜を
形成した。

【００６４】この後、ｐ⁺拡散層４、ｎ⁺拡散層３上にコ
ンタクト穴を開け、その上に電極を形成して図９に示し
た断面構造を有するＭＯＳ素子を作製した。

【００６５】このようにして作製したＭＯＳ構造の素子
のゲート電極８、ｐ⁺拡散層４、ｎ⁺拡散層３にそれぞれ
−３Ｖ，−１Ｖ，３Ｖを印加するとトランジスタ動作す
る。この方式のトランジスタでは、サブスレッショルド
特性は従来のＭＯＳトランジスタに比べて見劣りするも
のの、ｐ⁺拡散層４とｎ⁺拡散層３が逆バイアスとなって
いるため、パンチスルー電流が流れにくい。すなわち、
短チャネル効果が起りにくいので、微細化が可能であ
る。また、電流値が小さくできるので低消費電力であ
る。

【００６６】ところで、最近の半導体集積回路装置に用
いられる半導体素子には、ＭＯＳトランジスタが使われ
ている。ソース・ドレイン拡散層間のシリコン基板上に
ゲート酸化膜を介してゲート電極が形成された素子構造
を有している。一例として、ＮチャネルＭＯＳトランジ
スタを使用する場合、ゲート、ソース、ドレイン、シリ
コン基板に、例えば、それぞれ３．３Ｖ，０Ｖ，１Ｖ，
０Ｖの電圧を印加することによって、ゲート直下のチャ
ネル領域にｎ型反転層が形成されてソース・ドレイン間
に電流が流れ、トランジスタ動作をする。高速に動作を
させるためには、ゲート長を短くすればよい。このよう
な従来のＭＯＳトランジスタではチャネル電流が流れる
と、ドレイン側拡散層近傍の急峻なポテンシャルに加速
されたホットキャリアがゲート絶縁膜に注入されて絶縁
膜が劣化する。

【００６７】これに対して、本実施例のＭＯＳ構造の素
子では、上述したようにバンド間トンネル電流７を用い
ているためにホットキャリアは生じないので、ゲート絶
縁膜の劣化が抑えられる。

【００６８】本実施例の半導体装置では、ｐ⁺拡散層４
によって基板電位を変調するため、一つ一つの素子の電
気的な分離が必要となる。素子分離には実施例１の図８
で示したような絶縁物素子分離層９を用いれば十分であ
る。なお、本実施例の素子構造において、ｐとｎの導電
型、すなわち電子とホールを入れ替えても原理的には同
様である。

【００６９】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。

【００７０】

【発明の効果】本発明によれば、不揮発性半導体記憶装
置の拡散層側の静電容量結合比を大きくできると共に、
短チャネル効果を抑制することができ、更に短チャネル
化する事で高集積化が可能である。また、読出し動作に
バンド間トンネル電流を用いることにより、不揮発性半
導体記憶装置の低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の一実施
例を示すメモリセルの断面図である。

【図２】シリコン基板・ゲート絶縁膜・ゲート電極のバ
ンド構造と、バンド間トンネル電流の流れる様子を示す
図である。

【図３】本発明に係る不揮発性半導体記憶装置のバンド
間トンネル電流・制御ゲート電圧特性の一実施例を示す
図であり、（ａ）は書き込み状態、（ｂ）は消去状態で
の特性線図である。

【図４】不揮発性半導体記憶装置の従来例を示すメモリ
セルの断面図である。

【図５】不揮発性半導体記憶装置の別の従来例を示すメ
モリセルの断面図である。

【図６】本発明に係る不揮発性半導体記憶装置の別の実
施例を示すメモリセルの断面図である。

【図７】本発明に係る不揮発性半導体記憶装置のまた別
の実施例を示すメモリセルの断面図である。

【図８】本発明に係る不揮発性半導体記憶装置の素子分
離の一例を示すメモリセルの断面図である。

【図９】本発明に係る半導体装置の一実施例を示すＭＯ
Ｓ構造の半導体素子の断面図である。

【図１０】図６に示した構造のメモリ素子を用いてＡＮ
Ｄ型メモリセルアレイを構成する場合の一例を示す図で
あり、（ａ）はレイアウトパターン図、（ｂ）は（ａ）
中にＩ−Ｉ'線で示した部分の断面図、（ｃ）は（ａ）
に示した１ブロックに対応する部分の回路図である。

【図１１】図７に示した構造のメモリ素子を用いてＡＮ
Ｄ型メモリセルアレイを構成する場合の一例を示す図で
あり、（ａ）はレイアウトパターン図、（ｂ）は（ａ）
中にＩ−Ｉ'線で示した部分の断面図である。

【図１２】図６に示した構造のメモリ素子を用いてＮＯ
Ｒ型メモリセルアレイを構成する場合の一例を示す図で
あり、（ａ）はレイアウトパターン図、（ｂ）は（ａ）
中にＩ−Ｉ'線で示した部分の断面図、（ｃ）は（ａ）
に示した１ブロックに対応する部分の回路図である。

【符号の説明】

１…シリコン基板、２…ゲート絶縁膜、３…ｎ⁺拡散層、４…ｐ⁺拡散層５…浮遊ゲート電極、６…制御ゲート電極、７…バンド間トンネル電流、８…ゲート電極、９…絶縁物素子分離層、１０…ソース線コンタクト、１１…データ線コンタクト、１２…選択ゲート、１３…ワード線、１４…チャネル領域、１５…ブロック、１６…メモリセル、２０…層間絶縁膜、２５…選択ＭＯＳトランジスタ、４１…ｐ⁺埋込層。

Claims

【特許請求の範囲】

【請求項１】第１導電型を有する半導体基板と、該半導
体基板上にゲート絶縁膜を介して設けられた浮遊ゲート
電極と、該浮遊ゲート電極上に少なくとも一部分が積層
される形で層間絶縁膜を介して設けられた制御ゲート電
極と、前記浮遊ゲート電極直下の前記半導体基板内に前
記浮遊ゲート電極の一部と重なるように設けられた第２
導電型の拡散層領域と、チャネル領域外に設けられた第
１導電型の拡散層領域とを備えたことを特徴とする不揮
発性半導体記憶装置。
【請求項２】第１導電型を有する半導体基板と、該半導
体基板上にゲート絶縁膜を介して設けられた浮遊ゲート
電極と、該浮遊ゲート電極上に少なくとも一部分が積層
される形で層間絶縁膜を介して設けられた制御ゲート電
極と、前記浮遊ゲート電極直下の前記半導体基板内に前
記浮遊ゲート電極の一部と重なり互いに離間して設けら
れた第２導電型の拡散層領域と第１導電型の拡散層領域
とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】前記第１導電型はｐ型、前記第２導電型は
ｎ型であり、前記制御ゲート電極に負電圧を印加したと
きにゲート絶縁膜直下に流れるバンド間トンネル電流を
読出し動作に用いることを特徴とする請求項１または請
求項２に記載の不揮発性半導体記憶装置。
【請求項４】前記第１導電型はｎ型、前記第２導電型は
ｐ型であり、前記制御ゲート電極に正電圧を印加したと
きにゲート絶縁膜直下に流れるバンド間トンネル電流を
読出し動作に用いることを特徴とする請求項１または請
求項２に記載の不揮発性半導体記憶装置。
【請求項５】前記半導体基板に生成された電荷蓄積層ま
たは電荷反転層を流れるキャリアと逆符号のキャリアの
生み出す電流により定義されたしきい電圧を用いて前記
浮遊ゲートに蓄積された電荷状態を読み出すことを特徴
とする請求項１または請求項２に記載の不揮発性半導体
記憶装置。
【請求項６】第１導電型を有する半導体基板と、該半導
体基板上にゲート絶縁膜を介して設けられたゲート電極
と、該ゲート電極の一部と重なるように前記半導体基板
内に設けられた第２導電型の拡散層領域と、チャネル領
域外に設けられた第１導電型の拡散層領域とを備えたこ
とを特徴とする半導体装置。
【請求項７】第１導電型を有する半導体基板と、該半導
体基板上にゲート絶縁膜を介して設けられたゲート電極
と、該ゲート電極直下の前記半導体基板内に前記ゲート
電極の一部と重なり互いに離間して設けられた第２導電
型の拡散層領域と第１導電型の拡散層領域とを備えたこ
とを特徴とする半導体装置。