JPH05136437A - 半導体接合容量素子 - Google Patents
半導体接合容量素子Info
- Publication number
- JPH05136437A JPH05136437A JP3325227A JP32522791A JPH05136437A JP H05136437 A JPH05136437 A JP H05136437A JP 3325227 A JP3325227 A JP 3325227A JP 32522791 A JP32522791 A JP 32522791A JP H05136437 A JPH05136437 A JP H05136437A
- Authority
- JP
- Japan
- Prior art keywords
- junction
- semiconductor
- diffusion layer
- capacitance element
- lateral
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/64—Variable-capacitance diodes, e.g. varactors
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 静電破壊防止機能を備える半導体接合容量素
子を提供するにある。 【構成】 可変容量素子となる主要なＰＮ接合が第１導
電型のエピタキシャル層３に形成され、該エピタキシャ
ル層に該ＰＮ接合から延在し該エピタキシャル層の主表
面に露呈する横方向のＰＮ接合から離間した位置に第１
導電型の拡散層１０が形成され、該拡散層によって主要
なＰＮ接合の逆耐圧電圧に対し、横方向のＰＮ接合の逆
耐圧電圧をより低く設定したものである。
子を提供するにある。 【構成】 可変容量素子となる主要なＰＮ接合が第１導
電型のエピタキシャル層３に形成され、該エピタキシャ
ル層に該ＰＮ接合から延在し該エピタキシャル層の主表
面に露呈する横方向のＰＮ接合から離間した位置に第１
導電型の拡散層１０が形成され、該拡散層によって主要
なＰＮ接合の逆耐圧電圧に対し、横方向のＰＮ接合の逆
耐圧電圧をより低く設定したものである。
Description
【０００１】
【産業上の利用分野】本発明は、静電破壊に強い可変容
量ダイオード等の半導体接合容量素子に関するものであ
る。
量ダイオード等の半導体接合容量素子に関するものであ
る。
【０００２】
【従来の技術】一般的に、半導体装置の静電破壊を防止
する方法として、コンデンサと抵抗との時定数によっ
て、静電気によるサージ電圧の波形を滑らかにして内部
回路に異常に高い電圧が印加されないようにする方法
と、保護用ダイオードを使用する方法、或いは放電管に
よる方法とがある。通常、静電破壊防止には、プリント
基板や半導体装置に容易に組み込むことができることか
らダイオードが広く用いられている。図３は、従来の静
電破壊防止用のダイオードによる半導体装置の一例を示
す断面図である。図に於いて、１は、Ｎ++（より低比抵
抗）導電型の半導体基板２にＮ- （高比抵抗）導電型の
エピタキシャル層３が形成された半導体基体である。エ
ピタキシャル層３には、Ｎ+ （低比抵抗）導電型の拡散
層５，７が形成され、更に、Ｎ+ 導電型の拡散層５，７
を覆ってＰ導電型の拡散層６，８が形成されることによ
って、夫々可変容量ダイオードと静電破壊防止用のダイ
オードとなるＰＮ接合Ｊ1, J2 が形成される。拡散層
６，８の主表面には、導電膜９が被着される。４は二酸
化シリコン膜である。Ｎ+ 導電型の拡散層７とＰ導電型
の拡散層８によるＰＮ接合 J2 は、ＰＮ接合Ｊ1 の逆耐
電圧より、小さな値に設定される。この導電膜９にサー
ジ電圧等が印加された場合、静電破壊防止用の保護用ダ
イオード J2 を介して放電させる為にＰＮ接合Ｊ1 が静
電破壊から保護される。
する方法として、コンデンサと抵抗との時定数によっ
て、静電気によるサージ電圧の波形を滑らかにして内部
回路に異常に高い電圧が印加されないようにする方法
と、保護用ダイオードを使用する方法、或いは放電管に
よる方法とがある。通常、静電破壊防止には、プリント
基板や半導体装置に容易に組み込むことができることか
らダイオードが広く用いられている。図３は、従来の静
電破壊防止用のダイオードによる半導体装置の一例を示
す断面図である。図に於いて、１は、Ｎ++（より低比抵
抗）導電型の半導体基板２にＮ- （高比抵抗）導電型の
エピタキシャル層３が形成された半導体基体である。エ
ピタキシャル層３には、Ｎ+ （低比抵抗）導電型の拡散
層５，７が形成され、更に、Ｎ+ 導電型の拡散層５，７
を覆ってＰ導電型の拡散層６，８が形成されることによ
って、夫々可変容量ダイオードと静電破壊防止用のダイ
オードとなるＰＮ接合Ｊ1, J2 が形成される。拡散層
６，８の主表面には、導電膜９が被着される。４は二酸
化シリコン膜である。Ｎ+ 導電型の拡散層７とＰ導電型
の拡散層８によるＰＮ接合 J2 は、ＰＮ接合Ｊ1 の逆耐
電圧より、小さな値に設定される。この導電膜９にサー
ジ電圧等が印加された場合、静電破壊防止用の保護用ダ
イオード J2 を介して放電させる為にＰＮ接合Ｊ1 が静
電破壊から保護される。
【０００３】
【発明が解決しようとする課題】従来の半導体接合容量
素子においては、静電破壊防止の為にコンデンサや保護
用のダイオードを半導体接合容量素子に並列に形成した
場合に、その保護用ダイオードの接合容量が主な半導体
接合容量素子の容量に加算され、接合容量が変化する為
に、静電破壊防止を目的としてコンデンサやダイオード
を使用することができない欠点がある。因みに、ＵＨＦ
用の可変容量ダイオードでは、その容量が数ｐＦであ
り、このダイオードに保護用ダイオードを並列に接続し
た場合、保護用ダイオードの接合容量を無視することが
できない為に、静電破壊防止用としてダイオードは使用
することができない。このような用途では、静電破壊防
止の為の他の方法として、プリント基板に放電管を取り
付けることによって、内部回路をサージ電圧から保護す
る方法が取られる。しかし、放電管は、高価であると共
に形状が大きくなる欠点があり、又、その寿命等を考え
併せると携帯用の通信機等には好ましくない。
素子においては、静電破壊防止の為にコンデンサや保護
用のダイオードを半導体接合容量素子に並列に形成した
場合に、その保護用ダイオードの接合容量が主な半導体
接合容量素子の容量に加算され、接合容量が変化する為
に、静電破壊防止を目的としてコンデンサやダイオード
を使用することができない欠点がある。因みに、ＵＨＦ
用の可変容量ダイオードでは、その容量が数ｐＦであ
り、このダイオードに保護用ダイオードを並列に接続し
た場合、保護用ダイオードの接合容量を無視することが
できない為に、静電破壊防止用としてダイオードは使用
することができない。このような用途では、静電破壊防
止の為の他の方法として、プリント基板に放電管を取り
付けることによって、内部回路をサージ電圧から保護す
る方法が取られる。しかし、放電管は、高価であると共
に形状が大きくなる欠点があり、又、その寿命等を考え
併せると携帯用の通信機等には好ましくない。
【０００４】
【課題を解決するための手段】本発明の半導体接合容量
素子は、可変容量素子となる主要な接合が第１導電型の
エピタキシャル層に形成され、該接合の横方向の接合の
ブレークダウン電圧を設定すべく、該横方向の接合から
離間した位置に第１導電型の拡散層が形成されることに
よって、該横方向の接合の逆耐圧電圧を、前記主要な接
合の逆耐圧電圧より低く設定したものである。
素子は、可変容量素子となる主要な接合が第１導電型の
エピタキシャル層に形成され、該接合の横方向の接合の
ブレークダウン電圧を設定すべく、該横方向の接合から
離間した位置に第１導電型の拡散層が形成されることに
よって、該横方向の接合の逆耐圧電圧を、前記主要な接
合の逆耐圧電圧より低く設定したものである。
【０００５】
【作用】本発明の半導体接合容量素子は、そのＰＮ接合
の垂直方向の逆耐圧電圧に対して横方向のＰＮ接合の逆
耐圧電圧を小さくすることにより、主要なＰＮ接合が静
電気によるサージ電圧によって破壊されるのを防止する
ものである。
の垂直方向の逆耐圧電圧に対して横方向のＰＮ接合の逆
耐圧電圧を小さくすることにより、主要なＰＮ接合が静
電気によるサージ電圧によって破壊されるのを防止する
ものである。
【０００６】
【実施例】図１は、本発明の半導体接合容量素子の一実
施例を示す断面図である。図１に於いて、１は、Ｎ++導
電型の半導体基板２にＮ- 導電型のエピタキシャル層３
が形成された半導体基体である。エピタキシャル層３に
は、Ｎ+ 導電型の拡散層５とポット状のＮ++導電型の拡
散層１０が形成される。更に、Ｎ+ 導電型の拡散層５を
覆うようにＰ導電型の拡散層６が形成され、主要なＰＮ
接合Ｊ1 が形成される。拡散層６とエピタキシャル層３
とによって横方向に接合Ｊ0 が形成され、その接合Ｊ0
がエピタキシャル層３の主表面に露呈するＰＮ接合 J0
を覆って二酸化シリコン膜１２が被着され、拡散層６の
主表面には、導電膜９が被着される。ＰＮ接合 J0 から
所定の間隔Ｗ0 で拡散層１０が形成される。このポット
状の拡散層１０は、その拡散層が形成される位置、及び
その拡散層の不純物濃度がイオン注入法によって精度良
く形成される。
施例を示す断面図である。図１に於いて、１は、Ｎ++導
電型の半導体基板２にＮ- 導電型のエピタキシャル層３
が形成された半導体基体である。エピタキシャル層３に
は、Ｎ+ 導電型の拡散層５とポット状のＮ++導電型の拡
散層１０が形成される。更に、Ｎ+ 導電型の拡散層５を
覆うようにＰ導電型の拡散層６が形成され、主要なＰＮ
接合Ｊ1 が形成される。拡散層６とエピタキシャル層３
とによって横方向に接合Ｊ0 が形成され、その接合Ｊ0
がエピタキシャル層３の主表面に露呈するＰＮ接合 J0
を覆って二酸化シリコン膜１２が被着され、拡散層６の
主表面には、導電膜９が被着される。ＰＮ接合 J0 から
所定の間隔Ｗ0 で拡散層１０が形成される。このポット
状の拡散層１０は、その拡散層が形成される位置、及び
その拡散層の不純物濃度がイオン注入法によって精度良
く形成される。
【０００７】次に、この半導体接合容量素子にサージ電
圧が印加された場合について説明する。ＰＮ接合のＪ0,
Ｊ1 に異常電圧が印加されると、横方向のＰＮ接合 J0
から延びる空乏層は、主要なＰＮ接合Ｊ1 の空乏層が半
導体基板２に到達する以前に、拡散層１０に接触してブ
レークダウンを生じる。ＰＮ接合 J0 のブレークダウン
電圧は、ＰＮ接合Ｊ1 のブレークダウン電圧より、小さ
い値に設定されている為に、導電膜９に静電気によるサ
ージ電圧等が印加されたとしても、比較的低い電圧でＰ
Ｎ接合 J0 がブレークダウンを生じる為に、主要なＰＮ
接合Ｊ1 が静電破壊から保護される。
圧が印加された場合について説明する。ＰＮ接合のＪ0,
Ｊ1 に異常電圧が印加されると、横方向のＰＮ接合 J0
から延びる空乏層は、主要なＰＮ接合Ｊ1 の空乏層が半
導体基板２に到達する以前に、拡散層１０に接触してブ
レークダウンを生じる。ＰＮ接合 J0 のブレークダウン
電圧は、ＰＮ接合Ｊ1 のブレークダウン電圧より、小さ
い値に設定されている為に、導電膜９に静電気によるサ
ージ電圧等が印加されたとしても、比較的低い電圧でＰ
Ｎ接合 J0 がブレークダウンを生じる為に、主要なＰＮ
接合Ｊ1 が静電破壊から保護される。
【０００８】更に、静電破壊防止用の半導体接合容量素
子について説明する。半導体素子の静電破壊に影響を与
える一因としては、そのＰＮ接合のブレークダウン電圧
の大小と関係している。ブレークダウン電圧とは、電界
強度の値がある臨界値ＥＣに達すると電子なだれ効果に
よって降伏現象が発生し、急激にＰＮ接合に流れる電流
が増加する電圧である。ＰＮ接合のブレークダウン電圧
と臨界値ＥＣは、室温に於いて次式のような関係にある
ことが知られている。 ＥＣ ＝ ＶBR ／ Ｗ0 ≒ ３０（Ｖ／μｍ）…………………(1) （但し、ＶBRは、ブレークダウン電圧、Ｗ0 は空乏層の
幅である。）尚、(1) 式は、理論的に求められた値であ
るので、実際の半導体素子では、臨界値ＥＣに、定数Ｋ
を乗じた値となる。通常、定数Ｋは、半導体基板の材質
やマスク形状にもよるが０．１５程度の値となる。又、
ブレークダウン電圧ＶBRと静電破壊強度ＥS は、反比例
の関係にあり、ＰＮ接合のブレークダウン電圧ＶBRが大
きいほど、静電破壊強度ＥS は弱まることになる。
子について説明する。半導体素子の静電破壊に影響を与
える一因としては、そのＰＮ接合のブレークダウン電圧
の大小と関係している。ブレークダウン電圧とは、電界
強度の値がある臨界値ＥＣに達すると電子なだれ効果に
よって降伏現象が発生し、急激にＰＮ接合に流れる電流
が増加する電圧である。ＰＮ接合のブレークダウン電圧
と臨界値ＥＣは、室温に於いて次式のような関係にある
ことが知られている。 ＥＣ ＝ ＶBR ／ Ｗ0 ≒ ３０（Ｖ／μｍ）…………………(1) （但し、ＶBRは、ブレークダウン電圧、Ｗ0 は空乏層の
幅である。）尚、(1) 式は、理論的に求められた値であ
るので、実際の半導体素子では、臨界値ＥＣに、定数Ｋ
を乗じた値となる。通常、定数Ｋは、半導体基板の材質
やマスク形状にもよるが０．１５程度の値となる。又、
ブレークダウン電圧ＶBRと静電破壊強度ＥS は、反比例
の関係にあり、ＰＮ接合のブレークダウン電圧ＶBRが大
きいほど、静電破壊強度ＥS は弱まることになる。
【０００９】半導体接合容量素子では、要求される特性
を得ようとすると、静電破壊強度ＥS が極端に小さくな
るものがあり、このような場合、主なＰＮ接合の周囲
に、図１に示すようにエピタキシャル層３に拡散層１０
を所定の距離Ｗ0 を隔てた位置にポット状に形成するこ
とによって、ＰＮ接合Ｊ0 から横方向に延びる空乏層の
広がりを抑制してブレークダウンさせることによって、
静電破壊に強い半導体接合容量素子としている。ＵＨＦ
用の可変容量ダイオードでは、接合容量が数ｐＦとな
り、そのブレークダウン電圧は約１１０ボルトにも達
し、静電破壊強度ＥS が低下する。この半導体接合容量
素子の拡散層１０の横方向のＰＮ接合Ｊ0 からの距離Ｗ
0 を１５μｍに設定したとすると、ＰＮ接合Ｊ0 のブレ
ークダウン電圧は、この値を(1) 式に代入すると、次の
ように求めることができる。 ＶBR＝Ｗ0 ×３０×Ｋ＝１５×３０×０．１５＝６８（Ｖ）…………(2)
を得ようとすると、静電破壊強度ＥS が極端に小さくな
るものがあり、このような場合、主なＰＮ接合の周囲
に、図１に示すようにエピタキシャル層３に拡散層１０
を所定の距離Ｗ0 を隔てた位置にポット状に形成するこ
とによって、ＰＮ接合Ｊ0 から横方向に延びる空乏層の
広がりを抑制してブレークダウンさせることによって、
静電破壊に強い半導体接合容量素子としている。ＵＨＦ
用の可変容量ダイオードでは、接合容量が数ｐＦとな
り、そのブレークダウン電圧は約１１０ボルトにも達
し、静電破壊強度ＥS が低下する。この半導体接合容量
素子の拡散層１０の横方向のＰＮ接合Ｊ0 からの距離Ｗ
0 を１５μｍに設定したとすると、ＰＮ接合Ｊ0 のブレ
ークダウン電圧は、この値を(1) 式に代入すると、次の
ように求めることができる。 ＶBR＝Ｗ0 ×３０×Ｋ＝１５×３０×０．１５＝６８（Ｖ）…………(2)
【００１０】従って、主要なＰＮ接合Ｊ1 のブレークダ
ウン電圧Ｖ1 が約１１０ボルトであったとしても、横方
向のＰＮ接合Ｊ0 のブレークダウン電圧Ｖ0 は、６８ボ
ルトとなる。この素子にサージ電圧等の異常電圧が印加
されたとしても、横方向のＰＮ接合Ｊ0 が先にブレーク
ダウンをして、主要なＰＮ接合Ｊ1 に異常電圧が印加さ
れることがなく、従って、ＰＮ接合Ｊ1 は静電破壊から
保護される。無論、ブレークダウン電圧Ｖ1,Ｖ0 の関係
は、Ｖ1 ＞Ｖ0 の関係であれば、主要なＰＮ接合Ｊ1 を
静電破壊から保護することができる。従って、主なＰＮ
接合Ｊ1 のブレークダウン電圧Ｖ1 が約１１０ボルトで
あるとするならば、横方向のＰＮ接合Ｊ0 のブレークダ
ウン電圧Ｖ0 は、約８０ボルトに設定したとしても充分
に静電破壊防止機能を果たし得ることになる。
ウン電圧Ｖ1 が約１１０ボルトであったとしても、横方
向のＰＮ接合Ｊ0 のブレークダウン電圧Ｖ0 は、６８ボ
ルトとなる。この素子にサージ電圧等の異常電圧が印加
されたとしても、横方向のＰＮ接合Ｊ0 が先にブレーク
ダウンをして、主要なＰＮ接合Ｊ1 に異常電圧が印加さ
れることがなく、従って、ＰＮ接合Ｊ1 は静電破壊から
保護される。無論、ブレークダウン電圧Ｖ1,Ｖ0 の関係
は、Ｖ1 ＞Ｖ0 の関係であれば、主要なＰＮ接合Ｊ1 を
静電破壊から保護することができる。従って、主なＰＮ
接合Ｊ1 のブレークダウン電圧Ｖ1 が約１１０ボルトで
あるとするならば、横方向のＰＮ接合Ｊ0 のブレークダ
ウン電圧Ｖ0 は、約８０ボルトに設定したとしても充分
に静電破壊防止機能を果たし得ることになる。
【００１１】図２は、本発明の半導体接合容量素子に関
する他の実施例である。図２の実施例は、図１の実施例
と、拡散層１０’が半導体基板２に達している点におい
て異なるが、他の形状は同一であるので、その構成の説
明は省略する。この実施例に於いても、横方向のＰＮ接
合Ｊ0 の逆耐圧が主要なＰＮ接合Ｊ1 の逆耐圧電圧より
低く設定されており、横方向のＰＮ接合Ｊ0 がＰＮ接合
Ｊ1 より、先にブレークダウンが生じる為に、静電気に
よるサージ電圧に対して極めて強い半導体接合容量素子
を形成できる。
する他の実施例である。図２の実施例は、図１の実施例
と、拡散層１０’が半導体基板２に達している点におい
て異なるが、他の形状は同一であるので、その構成の説
明は省略する。この実施例に於いても、横方向のＰＮ接
合Ｊ0 の逆耐圧が主要なＰＮ接合Ｊ1 の逆耐圧電圧より
低く設定されており、横方向のＰＮ接合Ｊ0 がＰＮ接合
Ｊ1 より、先にブレークダウンが生じる為に、静電気に
よるサージ電圧に対して極めて強い半導体接合容量素子
を形成できる。
【００１２】
【発明の効果】本発明の半導体接合容量素子は、エピタ
キシャル層にその導電型と同じ導電型であって、比較的
高濃度に拡散された拡散層を形成することによって、主
要部のＰＮ接合のブレークダウン電圧より横方向のＰＮ
接合のブレークダウン電圧を低く設定して、主要なＰＮ
接合に異常に高い電圧が印加されないようになされたも
のであり、静電破壊防止用のダイオードを用いることな
く、極めて簡単な構造によって静電破壊保護用の半導体
接合容量素子が形成できる。又、本発明の半導体接合容
量素子は、静電破壊に強い素子であると共に、小型に形
成することが可能であり、携帯用通信機等の可変同調容
量素子として極めて有効である。更に、本発明の半導体
接合容量素子は、通常の拡散工程で形成することができ
るので、半導体装置に容易に組み込むことができる。従
って、安価な静電破壊防止用の半導体接合容量素子が提
供できる利点がある。
キシャル層にその導電型と同じ導電型であって、比較的
高濃度に拡散された拡散層を形成することによって、主
要部のＰＮ接合のブレークダウン電圧より横方向のＰＮ
接合のブレークダウン電圧を低く設定して、主要なＰＮ
接合に異常に高い電圧が印加されないようになされたも
のであり、静電破壊防止用のダイオードを用いることな
く、極めて簡単な構造によって静電破壊保護用の半導体
接合容量素子が形成できる。又、本発明の半導体接合容
量素子は、静電破壊に強い素子であると共に、小型に形
成することが可能であり、携帯用通信機等の可変同調容
量素子として極めて有効である。更に、本発明の半導体
接合容量素子は、通常の拡散工程で形成することができ
るので、半導体装置に容易に組み込むことができる。従
って、安価な静電破壊防止用の半導体接合容量素子が提
供できる利点がある。
【図１】本発明の半導体接合容量素子の一実施例を示す
断面図である。
断面図である。
【図２】本発明の半導体接合容量素子の他の実施例を示
す断面図である。
す断面図である。
【図３】従来の半導体接合容量素子の一例を示す断面図
である。
である。
１ 半導体基体 ２ 半導体基板 ３ エピタキシャル層 ４ 二酸化シリコン膜 ５ Ｎ+ 導電形の拡散層 ６ Ｐ導電形の拡散層 １０，１０' Ｎ++導電形の拡散層 １１ 導電膜 １２ 二酸化シリコン膜
Claims (4)
- 【請求項１】 可変容量素子となる主要な接合が第１導
電型のエピタキシャル層に形成され、該接合から延在し
該エピタキシャル層の主表面に露呈する横方向の接合か
ら離間して第１導電型の拡散層が形成され、該拡散層に
よって前記主要な接合の逆耐圧電圧に対し、前記横方向
の接合の逆耐圧電圧を低く設定することを特徴とする半
導体接合容量素子。 - 【請求項２】 前記横方向の接合から離間した位置に形
成された第１導電型の拡散層がエピタキシャル層を通過
して半導体基板に到達することを特徴とする特許請求の
範囲第１項記載の半導体接合容量素子。 - 【請求項３】 前記半導体接合容量素子に於いて、前記
横方向の接合から該拡散層までの距離を１５μｍ以下に
設定したことを特徴とする特許請求の範囲第１項記載の
可変容量ダイオード。 - 【請求項４】 前記半導体接合容量素子に於いて、前記
横方向の接合の逆耐圧電圧を８０ボルト以下に設定した
ことを特徴とする特許請求の範囲第１項記載の半導体接
合容量素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325227A JP2525753B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体接合容量素子 |
| US07/971,934 US5225708A (en) | 1991-11-13 | 1992-11-05 | Semiconductor junction capacitance element with breakdown voltage protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325227A JP2525753B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体接合容量素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136437A true JPH05136437A (ja) | 1993-06-01 |
| JP2525753B2 JP2525753B2 (ja) | 1996-08-21 |
Family
ID=18174447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3325227A Expired - Lifetime JP2525753B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体接合容量素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5225708A (ja) |
| JP (1) | JP2525753B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017108052A (ja) * | 2015-12-11 | 2017-06-15 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2860272B2 (ja) * | 1995-06-23 | 1999-02-24 | 東光株式会社 | 可変容量ダイオード装置およびその製造方法 |
| GB0215089D0 (en) * | 2002-06-29 | 2002-08-07 | Power Innovations Ltd | Overvoltage protection |
| FR2867610A1 (fr) * | 2004-03-10 | 2005-09-16 | St Microelectronics Sa | Condensateur integre |
| US8796809B2 (en) * | 2008-09-08 | 2014-08-05 | Cree, Inc. | Varactor diode with doped voltage blocking layer |
| CN104617091A (zh) * | 2013-11-01 | 2015-05-13 | 华邦电子股份有限公司 | 集成电路的电容 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2833319C2 (de) * | 1978-07-29 | 1982-10-07 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Kapazitätsdiode |
-
1991
- 1991-11-13 JP JP3325227A patent/JP2525753B2/ja not_active Expired - Lifetime
-
1992
- 1992-11-05 US US07/971,934 patent/US5225708A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017108052A (ja) * | 2015-12-11 | 2017-06-15 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2525753B2 (ja) | 1996-08-21 |
| US5225708A (en) | 1993-07-06 |
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