JPH05136828A - 帯域制限信号生成回路 - Google Patents
帯域制限信号生成回路Info
- Publication number
- JPH05136828A JPH05136828A JP3325083A JP32508391A JPH05136828A JP H05136828 A JPH05136828 A JP H05136828A JP 3325083 A JP3325083 A JP 3325083A JP 32508391 A JP32508391 A JP 32508391A JP H05136828 A JPH05136828 A JP H05136828A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims abstract description 6
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】
【目的】入力ディジタルデータを帯域制限して変調器に
変調波として与えるためのＲＯＭを用いた帯域制限信号
生成回路のＲＯＭの容量を１／２にして回路規模を小さ
くする。 【構成】入力ディジタルデータを複数ビット毎に並列変
換するデータレジスタ１と、複数ビットの中央ビットが
「１」のときのみの帯域制限信号波形を記憶させたＲＯ
Ｍ５と、複数レジスタからの出力を中央ビットが「０」
のとき反転させる選択回路３と、ＲＯＭ５からの出力を
中央ビットが「０」のとき極性を反転させる符号変換回
路６を備えたことを特徴とする。
変調波として与えるためのＲＯＭを用いた帯域制限信号
生成回路のＲＯＭの容量を１／２にして回路規模を小さ
くする。 【構成】入力ディジタルデータを複数ビット毎に並列変
換するデータレジスタ１と、複数ビットの中央ビットが
「１」のときのみの帯域制限信号波形を記憶させたＲＯ
Ｍ５と、複数レジスタからの出力を中央ビットが「０」
のとき反転させる選択回路３と、ＲＯＭ５からの出力を
中央ビットが「０」のとき極性を反転させる符号変換回
路６を備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信の変調
回路に変調波として入力するディジタルデータのベース
バンド帯域制限信号生成回路に関し、特に、ＲＯＭを用
いた波形応答方式による帯域制限信号生成回路に関する
ものである。
回路に変調波として入力するディジタルデータのベース
バンド帯域制限信号生成回路に関し、特に、ＲＯＭを用
いた波形応答方式による帯域制限信号生成回路に関する
ものである。
【０００２】
【従来の技術】ディジタル通信の変調回路では、ディジ
タルデータを帯域制限し、変調波として変調器（直交変
調器等）に入力することによって変調信号が得られる。
帯域制限する方法の一つに、入力ディジタルデータ列に
応じて予めその帯域制限ろ波器の応答を計算してＲＯＭ
に記憶させておき、必要に応じ、入力ディジタルデータ
列にもとづいて読みだしＤ／Ａ変換して、帯域制限され
た信号を発生させるＲＯＭによる帯域制限信号生成回路
がある。
タルデータを帯域制限し、変調波として変調器（直交変
調器等）に入力することによって変調信号が得られる。
帯域制限する方法の一つに、入力ディジタルデータ列に
応じて予めその帯域制限ろ波器の応答を計算してＲＯＭ
に記憶させておき、必要に応じ、入力ディジタルデータ
列にもとづいて読みだしＤ／Ａ変換して、帯域制限され
た信号を発生させるＲＯＭによる帯域制限信号生成回路
がある。
【０００３】図３は従来回路のブロック図であり、図４
は図３の各部の波形図である。この例は入力シリアルデ
ータを５ビット単位に記憶させる場合であり、帯域制限
する信号波形の広がりが前後２ビットに及ぶ場合につい
て説明する。図３，図４において、＃１〜＃５の５つの
レジスタ１に５ビットのデータ「１１０１０」がそれぞ
れ記憶される。波形ａ〜ｅは各ビット単位の要素波形で
ある。波形ａはレジスタ＃１に記憶されるデータによる
信号波形を示す。以下同様にｂはレジスタ＃２、ｃはレ
ジスタ＃３、ｄはレジスタ＃４、ｅはレジスタ＃５であ
る。
は図３の各部の波形図である。この例は入力シリアルデ
ータを５ビット単位に記憶させる場合であり、帯域制限
する信号波形の広がりが前後２ビットに及ぶ場合につい
て説明する。図３，図４において、＃１〜＃５の５つの
レジスタ１に５ビットのデータ「１１０１０」がそれぞ
れ記憶される。波形ａ〜ｅは各ビット単位の要素波形で
ある。波形ａはレジスタ＃１に記憶されるデータによる
信号波形を示す。以下同様にｂはレジスタ＃２、ｃはレ
ジスタ＃３、ｄはレジスタ＃４、ｅはレジスタ＃５であ
る。
【０００４】ここで着目するデータはレジスタ＃３のデ
ータであり、データレジスタ＃３の位置の波形ａ，ｂ，
ｃ，ｄ，ｅを加算したものが予めＲＯＭ５に記憶されて
いる。それが波形ｆに示すようにデータ１ビットを８分
割したＲＯＭクロックのタイミングでＲＯＭ５からそれ
ぞれ読みだされる。云いかえると、ａ，ｂ，ｃ，ｄ，ｅ
の波形は、ＲＯＭ５から出力される帯域制限された波形
の各ビット単位の要素波形であり、実際の帯域制限され
た出力波形はこれらを加算したものとなる。この場合に
必要なＲＯＭ５の容量は、ＲＯＭクロックのビット数を
Ｍ（この場合は３）としデータレジスタ１の長さをＮ
（この場合は５）とすると、２(M+N) （今の場合は２8
＝２５６）ワードとなる。
ータであり、データレジスタ＃３の位置の波形ａ，ｂ，
ｃ，ｄ，ｅを加算したものが予めＲＯＭ５に記憶されて
いる。それが波形ｆに示すようにデータ１ビットを８分
割したＲＯＭクロックのタイミングでＲＯＭ５からそれ
ぞれ読みだされる。云いかえると、ａ，ｂ，ｃ，ｄ，ｅ
の波形は、ＲＯＭ５から出力される帯域制限された波形
の各ビット単位の要素波形であり、実際の帯域制限され
た出力波形はこれらを加算したものとなる。この場合に
必要なＲＯＭ５の容量は、ＲＯＭクロックのビット数を
Ｍ（この場合は３）としデータレジスタ１の長さをＮ
（この場合は５）とすると、２(M+N) （今の場合は２8
＝２５６）ワードとなる。
【０００５】
【発明が解決しようとする課題】上述のように従来回路
ではＲＯＭの記憶容量が大きいためハードウエアの規模
が大きくなるという欠点がある。本発明の目的は、この
ようなＲＯＭによる帯域制限信号の信号生成回路におい
てＲＯＭの容量を低減した帯域制限信号生成回路を提供
することにある。
ではＲＯＭの記憶容量が大きいためハードウエアの規模
が大きくなるという欠点がある。本発明の目的は、この
ようなＲＯＭによる帯域制限信号の信号生成回路におい
てＲＯＭの容量を低減した帯域制限信号生成回路を提供
することにある。
【０００６】
【課題を解決するための手段】本発明の帯域制限信号生
成回路は、従来必要であったＲＯＭの容量２M+N を２
M+N-1 とする方法、即ち、ＲＯＭの容量を１／２にする
ものであり、その構成は、直列ディジタルデータを複数
ビット毎に並列データに変換するデータレジスタと、予
め帯域制限された波形が記憶されたＲＯＭと、前記デー
タレジスタからの出力によりデータクロックに同期した
ＲＯＭクロックに従って前記帯域制限された波形が読み
出されてＤ／Ａ変換器によりアナログ変換された帯域制
限信号が出力される帯域制限信号生成回路において、前
記ＲＯＭには前記並列データの中央ビットが「１」のと
きのみの帯域制限された波形を予め記憶させておき、前
記データレジスタは、中央ビットのレジスタを除き他の
レジスタからはそれぞれ記憶した正規データと該データ
の反転データとが出力されるように構成され、前記他の
レジスタからのデータが入力され、前記中央ビットのレ
ジスタからのデータが「１」のとき前記正規データが出
力され、前記中央ビットのレジスタからのデータが
「０」のときは前記反転データが出力されて前記ＲＯＭ
に与える選択回路と、前記ＲＯＭから読み出された帯域
制限信号と前記中央ビットのレジスタからのデータとが
入力され、前記中央ビットのデータが「１」のときはそ
のまま出力し、前記中央ビットのデータが「０」のとき
は極性を反転したデータを出力して前記Ｄ／Ａ変換器に
与える符号変換回路とを備えたことを特徴とするもので
ある。
成回路は、従来必要であったＲＯＭの容量２M+N を２
M+N-1 とする方法、即ち、ＲＯＭの容量を１／２にする
ものであり、その構成は、直列ディジタルデータを複数
ビット毎に並列データに変換するデータレジスタと、予
め帯域制限された波形が記憶されたＲＯＭと、前記デー
タレジスタからの出力によりデータクロックに同期した
ＲＯＭクロックに従って前記帯域制限された波形が読み
出されてＤ／Ａ変換器によりアナログ変換された帯域制
限信号が出力される帯域制限信号生成回路において、前
記ＲＯＭには前記並列データの中央ビットが「１」のと
きのみの帯域制限された波形を予め記憶させておき、前
記データレジスタは、中央ビットのレジスタを除き他の
レジスタからはそれぞれ記憶した正規データと該データ
の反転データとが出力されるように構成され、前記他の
レジスタからのデータが入力され、前記中央ビットのレ
ジスタからのデータが「１」のとき前記正規データが出
力され、前記中央ビットのレジスタからのデータが
「０」のときは前記反転データが出力されて前記ＲＯＭ
に与える選択回路と、前記ＲＯＭから読み出された帯域
制限信号と前記中央ビットのレジスタからのデータとが
入力され、前記中央ビットのデータが「１」のときはそ
のまま出力し、前記中央ビットのデータが「０」のとき
は極性を反転したデータを出力して前記Ｄ／Ａ変換器に
与える符号変換回路とを備えたことを特徴とするもので
ある。
【０００７】
【実施例】図１は本発明の実施例を示すブロック図であ
る。図４の波形の例でみられるように、データの「１」
の波形と「０」の波形は極性が異なるだけである。従っ
て、「１１０１０」と「００１０１」のデータ列は各デ
ータビットが互いに極性の異なるデータ列である。この
ことから、着目する中央ビットのデータが「１」の場合
のみを計算してＲＯＭ５に記憶させておき、「０」にな
ったときは、その前後のデータを反転させたときのＲＯ
Ｍ５に記憶させたデータを読みだし、その出力の極性を
反転、又は−１を乗ずることによって得られることが分
かる。このようにすればＲＯＭ５の容量が２M+N-1 とな
り従来の１／２でよい。データレジスタ１からは、正規
の出力と、データレジスタに記憶されたデータを反転さ
せたデータも出力できるようになっている。選択回路３
は、Ｓ入力が「０」のときはデータレジスタからのデー
タの反転出力を選択して出力ポート０に出力させる。ま
た、Ｓ入力が「１」のときはデータレジスタの値そのも
のを出力するようにする。このようにして、着目するデ
ータ即ち、データレジスタ＃３の内容により、ＲＯＭ５
に入力されるデータが反転されるケースが起こるように
なる。ＲＯＭ５の出力は符号変換回路６に入力される。
符号変換回路６はデータレジスタ＃３の内容が「０」の
ときはＲＯＭ５から出力されるデータの極性を反転する
ような処理を行う。この出力はＤ／Ａ変換器７に入力さ
れるアナログ電圧となるが、ＲＯＭ５からの出力データ
の極性を反転させる処理はアナログ電圧の極性が反転す
ることに相当するので、先に述べたように極性の反転し
た信号波形の出力が得られる。図２は図１の符号変換回
路６の回路例図であり、Ｄ／Ａ変換器７がオフセットバ
イナリコードで動作する例である。次の表１はＤ／Ａ変
換器７の入出力関係を示す。この表でＭＳＢが「１」の
ときはアナログ出力は正の値となり、ＭＳＢが「０」の
ときはアナログ出力は負の値となる。このため符号変換
回路６の構成を図２のようにすると、データレジスタ＃
３の内容によって所定の動作が行われる。
る。図４の波形の例でみられるように、データの「１」
の波形と「０」の波形は極性が異なるだけである。従っ
て、「１１０１０」と「００１０１」のデータ列は各デ
ータビットが互いに極性の異なるデータ列である。この
ことから、着目する中央ビットのデータが「１」の場合
のみを計算してＲＯＭ５に記憶させておき、「０」にな
ったときは、その前後のデータを反転させたときのＲＯ
Ｍ５に記憶させたデータを読みだし、その出力の極性を
反転、又は−１を乗ずることによって得られることが分
かる。このようにすればＲＯＭ５の容量が２M+N-1 とな
り従来の１／２でよい。データレジスタ１からは、正規
の出力と、データレジスタに記憶されたデータを反転さ
せたデータも出力できるようになっている。選択回路３
は、Ｓ入力が「０」のときはデータレジスタからのデー
タの反転出力を選択して出力ポート０に出力させる。ま
た、Ｓ入力が「１」のときはデータレジスタの値そのも
のを出力するようにする。このようにして、着目するデ
ータ即ち、データレジスタ＃３の内容により、ＲＯＭ５
に入力されるデータが反転されるケースが起こるように
なる。ＲＯＭ５の出力は符号変換回路６に入力される。
符号変換回路６はデータレジスタ＃３の内容が「０」の
ときはＲＯＭ５から出力されるデータの極性を反転する
ような処理を行う。この出力はＤ／Ａ変換器７に入力さ
れるアナログ電圧となるが、ＲＯＭ５からの出力データ
の極性を反転させる処理はアナログ電圧の極性が反転す
ることに相当するので、先に述べたように極性の反転し
た信号波形の出力が得られる。図２は図１の符号変換回
路６の回路例図であり、Ｄ／Ａ変換器７がオフセットバ
イナリコードで動作する例である。次の表１はＤ／Ａ変
換器７の入出力関係を示す。この表でＭＳＢが「１」の
ときはアナログ出力は正の値となり、ＭＳＢが「０」の
ときはアナログ出力は負の値となる。このため符号変換
回路６の構成を図２のようにすると、データレジスタ＃
３の内容によって所定の動作が行われる。
【０００８】
【表１】
【０００９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、従来の回路に符号変換回路を付加することによっ
て、ＲＯＭの容量を１／２にすることができるために、
ハードウェアの規模を縮小するのに極めて有効である。
れば、従来の回路に符号変換回路を付加することによっ
て、ＲＯＭの容量を１／２にすることができるために、
ハードウェアの規模を縮小するのに極めて有効である。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の符号変換回路の実施例を示すブロック図
である。
である。
【図３】従来の回路ブロック図である。
【図４】従来回路の波形例図である。
１ データレジスタ ２ リセットパルス発生器 ３ 選択回路 ４ カウンタ ５ ＲＯＭ ６ 符号変換回路 ７ Ｄ／Ａ変換器
Claims (1)
- 【請求項１】 直列ディジタルデータを複数ビット毎に
並列データに変換するデータレジスタと、予め帯域制限
された波形が記憶されたＲＯＭと、前記データレジスタ
からの出力によりデータクロックに同期したＲＯＭクロ
ックに従って前記帯域制限された波形が読み出されてＤ
／Ａ変換器によりアナログ変換された帯域制限信号が出
力される帯域制限信号生成回路において、 前記ＲＯＭには前記並列データの中央ビットが「１」の
ときのみの帯域制限された波形を予め記憶させておき、 前記データレジスタは、中央ビットのレジスタを除き他
のレジスタからはそれぞれ記憶した正規データと該デー
タの反転データとが出力されるように構成され、 前記他のレジスタからのデータが入力され、前記中央ビ
ットのレジスタからのデータが「１」のとき前記正規デ
ータが出力され、前記中央ビットのレジスタからのデー
タが「０」のときは前記反転データが出力されて前記Ｒ
ＯＭに与える選択回路と、 前記ＲＯＭから読み出された帯域制限信号と前記中央ビ
ットのレジスタからのデータとが入力され、前記中央ビ
ットのデータが「１」のときはそのまま出力し、前記中
央ビットのデータが「０」のときは極性を反転したデー
タを出力して前記Ｄ／Ａ変換器に与える符号変換回路と
を備えたことを特徴とする帯域制限信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325083A JPH05136828A (ja) | 1991-11-14 | 1991-11-14 | 帯域制限信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325083A JPH05136828A (ja) | 1991-11-14 | 1991-11-14 | 帯域制限信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136828A true JPH05136828A (ja) | 1993-06-01 |
Family
ID=18172958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3325083A Pending JPH05136828A (ja) | 1991-11-14 | 1991-11-14 | 帯域制限信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8027408B2 (en) | 2007-12-21 | 2011-09-27 | Oki Semiconductor Co., Ltd. | ASK modulator |
-
1991
- 1991-11-14 JP JP3325083A patent/JPH05136828A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8027408B2 (en) | 2007-12-21 | 2011-09-27 | Oki Semiconductor Co., Ltd. | ASK modulator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |