JPH0514302A - Ｓｄ信号データのｔｓｓｉ保証方式 - Google Patents
Ｓｄ信号データのｔｓｓｉ保証方式Info
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- JPH0514302A JPH0514302A JP18702291A JP18702291A JPH0514302A JP H0514302 A JPH0514302 A JP H0514302A JP 18702291 A JP18702291 A JP 18702291A JP 18702291 A JP18702291 A JP 18702291A JP H0514302 A JPH0514302 A JP H0514302A
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Abstract
(57)【要約】
【目的】 光加入者線多重伝送方式における、３２ＭＦ
／３ＭＦ変換における回路を簡略化したＴＳＳＩ保証方
式を提供することを目的とする。 【構成】 第１及び第２メモリの２つのメモリを設け
て、３２ＭＦのデータを第１メモリに記憶させ、３２Ｍ
ＦのＦ１とＦ２を同一フレーム内で第２メモリに書き込
む。この第２メモリに書き込むときに、ＳＤＣＲＣ判定
データを挿入し、さらに、ＴＳＳＩ保証回路によりＴＳ
ＳＩ保証がされないタイミングを検出して、メモリへの
書き込みを禁止する構成となっている。
／３ＭＦ変換における回路を簡略化したＴＳＳＩ保証方
式を提供することを目的とする。 【構成】 第１及び第２メモリの２つのメモリを設け
て、３２ＭＦのデータを第１メモリに記憶させ、３２Ｍ
ＦのＦ１とＦ２を同一フレーム内で第２メモリに書き込
む。この第２メモリに書き込むときに、ＳＤＣＲＣ判定
データを挿入し、さらに、ＴＳＳＩ保証回路によりＴＳ
ＳＩ保証がされないタイミングを検出して、メモリへの
書き込みを禁止する構成となっている。
Description
【０００１】
【産業上の利用分野】本発明は、光加入者線多重伝送方
式における、交換制御信号（以下、ＳＤ信号と称する）
データの、マルチフレーム変換におけるタイムスロット
の時間順序の保証をなすＴＳＳＩ保証方式に関する。
式における、交換制御信号（以下、ＳＤ信号と称する）
データの、マルチフレーム変換におけるタイムスロット
の時間順序の保証をなすＴＳＳＩ保証方式に関する。
【０００２】
【従来の技術】光加入者線多重伝送方式とは、自動交換
局（Ｄ７０型）の加入者ハイウェイ信号を、光加入者線
多重伝送路又は中継伝送路を介して、ユーザ宅及び小規
模な局等に設置された加入者線インターフェース部まで
多重伝送する方式であり、その装置は、自動交換局に設
置された光加入者線端局多重伝送装置（以下、伝送端局
と略称する）及びユーザ宅又は局等に設置された光加入
者線遠隔多重伝送装置（以下、遠隔端局と略称する）か
ら構成される。
局（Ｄ７０型）の加入者ハイウェイ信号を、光加入者線
多重伝送路又は中継伝送路を介して、ユーザ宅及び小規
模な局等に設置された加入者線インターフェース部まで
多重伝送する方式であり、その装置は、自動交換局に設
置された光加入者線端局多重伝送装置（以下、伝送端局
と略称する）及びユーザ宅又は局等に設置された光加入
者線遠隔多重伝送装置（以下、遠隔端局と略称する）か
ら構成される。
【０００３】伝送端局において、ＳＤ信号データは３マ
ルチフレーム（３ＭＦ）から３２マルチフレーム（３２
ＭＦ）に変換されて光伝送路を伝送され、遠隔端局にお
いて３２マルチフレームから３マルチフレームに変換さ
れる。図４に３２マルチフレームのＳＤ信号データのフ
ォーマットを示し、図５に３マルチフレームのＳＤ信号
データのフォーマットを示す。この３２マルチフレーム
から３マルチフレームへの変換（以下、３２ＭＦ／３Ｍ
Ｆ変換と称する）方式の従来例としては、図６に示す３
２ＭＦ／３ＭＦ変換（１）のようにメモリを介して行う
方法がある。
ルチフレーム（３ＭＦ）から３２マルチフレーム（３２
ＭＦ）に変換されて光伝送路を伝送され、遠隔端局にお
いて３２マルチフレームから３マルチフレームに変換さ
れる。図４に３２マルチフレームのＳＤ信号データのフ
ォーマットを示し、図５に３マルチフレームのＳＤ信号
データのフォーマットを示す。この３２マルチフレーム
から３マルチフレームへの変換（以下、３２ＭＦ／３Ｍ
Ｆ変換と称する）方式の従来例としては、図６に示す３
２ＭＦ／３ＭＦ変換（１）のようにメモリを介して行う
方法がある。
【０００４】一方、伝送するフレーム毎に、データの誤
り検査のために１６ビット又は３２ビットのＦＣＳ（フ
レーム検査シーケンス）を挿入している。誤り検査の方
法は、ＣＲＣ（Ｃｙｃｒｉｃ Ｒｄｕｎｄａｎｃｙ Ｃ
ｈｅｃｋ）が使われる。従って、この誤り検査の結果で
あるＳＤＣＲＣ比較照合結果（以下、ＳＤＣＲＣと略称
する）の判定データを、３ＭＦのＳＤ信号データに挿入
する必要がある。図７にＳＤＣＲＣの信号内容を示す。
図７（ａ）に示すＳＤＣＲＣ信号内容のフォーマットに
おいて、ＳＤＣＲＣがＦ１，Ｆ２とも一致しない場合は
エラーと判定して、判定結果であるＳＤＣＲＣ判定デー
タを情報データに挿入する必要がある。正常時すなわち
エラーが発生しない場合のＳＤＣＲＣ信号内容を図７
（ｂ）に示し、エラーが発生した場合を図７（ｃ）に示
す。図６に示す従来例の場合には、３ＭＦをメモリから
読み出した後にＳＤＣＲＣ判定データを挿入する。
り検査のために１６ビット又は３２ビットのＦＣＳ（フ
レーム検査シーケンス）を挿入している。誤り検査の方
法は、ＣＲＣ（Ｃｙｃｒｉｃ Ｒｄｕｎｄａｎｃｙ Ｃ
ｈｅｃｋ）が使われる。従って、この誤り検査の結果で
あるＳＤＣＲＣ比較照合結果（以下、ＳＤＣＲＣと略称
する）の判定データを、３ＭＦのＳＤ信号データに挿入
する必要がある。図７にＳＤＣＲＣの信号内容を示す。
図７（ａ）に示すＳＤＣＲＣ信号内容のフォーマットに
おいて、ＳＤＣＲＣがＦ１，Ｆ２とも一致しない場合は
エラーと判定して、判定結果であるＳＤＣＲＣ判定デー
タを情報データに挿入する必要がある。正常時すなわち
エラーが発生しない場合のＳＤＣＲＣ信号内容を図７
（ｂ）に示し、エラーが発生した場合を図７（ｃ）に示
す。図６に示す従来例の場合には、３ＭＦをメモリから
読み出した後にＳＤＣＲＣ判定データを挿入する。
【０００５】３２ＭＦ／３ＭＦ変換方式の他の従来例と
して、図８に示す３２ＭＦ／３ＭＦ変換（２）のよう
に、データを一時第１メモリに記憶させた後、第２メモ
リに書き込むときにＳＤＣＲＣ判定データを挿入する方
法がある。いずれにしても、メモリへの書き込みはフレ
ーム単位でなされるので、入力共通線上のタイムスロッ
トと出力共通線上のタイムスロットとの間で、時間的順
序を入れ替えることを保証する、いわゆるＴＳＳＩ（Ｔ
ｉｍｅ Ｓｌｏｔ ＳｅｑｕｅｎｃｅＩｎｔｅｇｒｉｔ
ｙ）保証は可能である。
して、図８に示す３２ＭＦ／３ＭＦ変換（２）のよう
に、データを一時第１メモリに記憶させた後、第２メモ
リに書き込むときにＳＤＣＲＣ判定データを挿入する方
法がある。いずれにしても、メモリへの書き込みはフレ
ーム単位でなされるので、入力共通線上のタイムスロッ
トと出力共通線上のタイムスロットとの間で、時間的順
序を入れ替えることを保証する、いわゆるＴＳＳＩ（Ｔ
ｉｍｅ Ｓｌｏｔ ＳｅｑｕｅｎｃｅＩｎｔｅｇｒｉｔ
ｙ）保証は可能である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来例においてはＴＳＳＩ保証はされているものの、図６
に示す変換方式の場合には、ＳＤＣＲＣ判定データを挿
入するためのチャンネル箇所の制御が容易ではない。ま
た図８に示す変換方式の場合には、第１メモリは１１な
いし１４チャンネル分のメモリ容量を最低でも必要と
し、１フレームごとのデータ書き込み時のＳＤＣＲＣ判
定データ挿入の制御が容易でなく、その結果回路が複雑
化し、ＩＣ化した場合にゲート数が増大してしまうとい
う問題があった。
来例においてはＴＳＳＩ保証はされているものの、図６
に示す変換方式の場合には、ＳＤＣＲＣ判定データを挿
入するためのチャンネル箇所の制御が容易ではない。ま
た図８に示す変換方式の場合には、第１メモリは１１な
いし１４チャンネル分のメモリ容量を最低でも必要と
し、１フレームごとのデータ書き込み時のＳＤＣＲＣ判
定データ挿入の制御が容易でなく、その結果回路が複雑
化し、ＩＣ化した場合にゲート数が増大してしまうとい
う問題があった。
【０００７】本発明は上記従来の問題を解決するために
なされたものであり、３２ＭＦ／３ＭＦ変換における回
路を簡略化したＴＳＳＩ保証方式を提供することを目的
とする。
なされたものであり、３２ＭＦ／３ＭＦ変換における回
路を簡略化したＴＳＳＩ保証方式を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、第１及び第２メモリの２つのメモリを設
けて、３２ＭＦのデータを第１メモリに記憶させ、３２
ＭＦのＦ１とＦ２を同一フレーム内で第２メモリに書き
込む。この第２メモリに書き込むときに、ＳＤＣＲＣ判
定データを挿入する。このように、Ｆ１とＦ２を同一フ
レーム内で第２メモリに書き込むことにより、第１メモ
リの容量はＦ１及びＦ２分の７チャンネル分で済むこと
になり、さらに、ＳＤＣＲＣ判定データの挿入は、第２
メモリに書き込む時のフレームのみの制御で行える。
成するために、第１及び第２メモリの２つのメモリを設
けて、３２ＭＦのデータを第１メモリに記憶させ、３２
ＭＦのＦ１とＦ２を同一フレーム内で第２メモリに書き
込む。この第２メモリに書き込むときに、ＳＤＣＲＣ判
定データを挿入する。このように、Ｆ１とＦ２を同一フ
レーム内で第２メモリに書き込むことにより、第１メモ
リの容量はＦ１及びＦ２分の７チャンネル分で済むこと
になり、さらに、ＳＤＣＲＣ判定データの挿入は、第２
メモリに書き込む時のフレームのみの制御で行える。
【０００９】
【作用】３２ＭＦのＳＤ信号データは、２フレーム分す
なわち７チャンネル分のＳＤ信号データを一度にメモリ
に書き込むことにより、周辺制御回路を簡略化すること
ができる。さらに、ＴＳＳＩ保証回路によりＴＳＳＩ保
証がされないタイミングを検出して、メモリへの書き込
みを禁止するので、確実なＴＳＳＩ保証を行うことがで
きる。
なわち７チャンネル分のＳＤ信号データを一度にメモリ
に書き込むことにより、周辺制御回路を簡略化すること
ができる。さらに、ＴＳＳＩ保証回路によりＴＳＳＩ保
証がされないタイミングを検出して、メモリへの書き込
みを禁止するので、確実なＴＳＳＩ保証を行うことがで
きる。
【００１０】
【実施例】以下、本発明の実施例を図を参照して説明す
る。
る。
【００１１】図１は本発明による３２ＭＦ／３ＭＦ変換
（３）の方式を示している。すなわち、３２ＭＦのＳＤ
信号データを、一時的に第１メモリに記憶させ、３２Ｍ
ＦのＦ１とＦ２を同一フレーム内で第２メモリに書き込
む。この第２メモリにＳＤ信号データを書き込む時に、
ＳＤＣＲＣ判定データを挿入する。このように、Ｆ１と
Ｆ２を同一フレーム内で第２メモリに書き込むことによ
り、第１メモリの容量はＦ１及びＦ２分の７チャンネル
分で済むことになり、さらに、ＳＤＣＲＣ判定データの
挿入は、第２メモリに書き込む時のフレームのみの制御
で行える。
（３）の方式を示している。すなわち、３２ＭＦのＳＤ
信号データを、一時的に第１メモリに記憶させ、３２Ｍ
ＦのＦ１とＦ２を同一フレーム内で第２メモリに書き込
む。この第２メモリにＳＤ信号データを書き込む時に、
ＳＤＣＲＣ判定データを挿入する。このように、Ｆ１と
Ｆ２を同一フレーム内で第２メモリに書き込むことによ
り、第１メモリの容量はＦ１及びＦ２分の７チャンネル
分で済むことになり、さらに、ＳＤＣＲＣ判定データの
挿入は、第２メモリに書き込む時のフレームのみの制御
で行える。
【００１２】但し、第２メモリに書き込む時に、図のＡ
で示すところの書き込みタイミングにおいては、ＳＤＣ
ＲＣ判定データの挿入を行うとＴＳＳＩ保証がされない
ので、挿入を禁止する方式を用いる。
で示すところの書き込みタイミングにおいては、ＳＤＣ
ＲＣ判定データの挿入を行うとＴＳＳＩ保証がされない
ので、挿入を禁止する方式を用いる。
【００１３】図２は図１に示す方式を実現させるための
３２ＭＦ／３ＭＦ変換回路のブロック図を示している。
図２において、６−１は３２ＭＦのＳＤ信号データを２
フレーム分、すなわち７チャンネル分記憶すると共に、
図４に示すＳＤアドレスを記憶する第１メモリ、６−２
は３２ＭＦのＳＤ信号データを書き込み３ＭＦのＳＤ信
号データとして読み出す第２メモリ、６−３はＳＤＣＲ
Ｃを判定するＳＤＣＲＣ演算比較回路、６−４はＳＤア
ドレスを確認するアドレス比較保護回路、６−６は第２
メモリ６−２へのＳＤ信号データの書き込みを制御する
書込制御手段としてのメモリＷＡＤＲ生成部、６−７は
第２メモリからＳＤ信号データの読み出しを制御する読
出制御手段としてのメモリＲＡＤＲ生成部、６−５はメ
モリＷＡＤＲ生成部６−６を介して第２メモリに書き込
み禁止の指令を発する書込禁止手段としてのＴＳＳＩ保
証回路である。
３２ＭＦ／３ＭＦ変換回路のブロック図を示している。
図２において、６−１は３２ＭＦのＳＤ信号データを２
フレーム分、すなわち７チャンネル分記憶すると共に、
図４に示すＳＤアドレスを記憶する第１メモリ、６−２
は３２ＭＦのＳＤ信号データを書き込み３ＭＦのＳＤ信
号データとして読み出す第２メモリ、６−３はＳＤＣＲ
Ｃを判定するＳＤＣＲＣ演算比較回路、６−４はＳＤア
ドレスを確認するアドレス比較保護回路、６−６は第２
メモリ６−２へのＳＤ信号データの書き込みを制御する
書込制御手段としてのメモリＷＡＤＲ生成部、６−７は
第２メモリからＳＤ信号データの読み出しを制御する読
出制御手段としてのメモリＲＡＤＲ生成部、６−５はメ
モリＷＡＤＲ生成部６−６を介して第２メモリに書き込
み禁止の指令を発する書込禁止手段としてのＴＳＳＩ保
証回路である。
【００１４】次に、上記構成の動作について説明する。
【００１５】まず、遠隔端局（図示せず）に伝送された
３２ＭＦのＳＤ信号データは、その２フレーム分すなわ
ち７チャンネル分が第１メモリ６−１に記憶されると共
に、フレーム毎のＳＤアドレスも同時に記憶される。又
この時、冗長ビットであるＦＣＳのデータは、ＳＤＣＲ
Ｃ演算比較回路６−３に供給されてＳＤＣＲＣ比較照合
がなされる。
３２ＭＦのＳＤ信号データは、その２フレーム分すなわ
ち７チャンネル分が第１メモリ６−１に記憶されると共
に、フレーム毎のＳＤアドレスも同時に記憶される。又
この時、冗長ビットであるＦＣＳのデータは、ＳＤＣＲ
Ｃ演算比較回路６−３に供給されてＳＤＣＲＣ比較照合
がなされる。
【００１６】アドレス比較保護回路６−４において、Ｓ
Ｄアドレスの３２ＭＦの最終アドレスが確認されると、
この最終アドレスをメモリＷＡＤＲ生成部６−６の書き
込みアドレス生成カウンタ（図示せず）にロードする。
これにより、ＳＤアドレスと書き込みアドレス生成カウ
ンタとの位相を合わせることができる。
Ｄアドレスの３２ＭＦの最終アドレスが確認されると、
この最終アドレスをメモリＷＡＤＲ生成部６−６の書き
込みアドレス生成カウンタ（図示せず）にロードする。
これにより、ＳＤアドレスと書き込みアドレス生成カウ
ンタとの位相を合わせることができる。
【００１７】第１メモリ６−１に記憶された２フレーム
分のＳＤ信号データは、第２メモリ６−２に一度に書き
込まれるが、同時にＳＤＣＲＣ演算比較回路６−３での
照合の結果であるＳＤＣＲＣ判定データが、ＳＤ信号デ
ータに挿入されて第２メモリ６−２に順に書き込まれ
る。
分のＳＤ信号データは、第２メモリ６−２に一度に書き
込まれるが、同時にＳＤＣＲＣ演算比較回路６−３での
照合の結果であるＳＤＣＲＣ判定データが、ＳＤ信号デ
ータに挿入されて第２メモリ６−２に順に書き込まれ
る。
【００１８】メモリＲＡＤＲ生成部６−７は、第２メモ
リ６−２からのＳＤ信号データ読み出しアドレスを生成
するカウンタであり、３ＭＦとなるようなアドレスを生
成してＳＤ信号データを読み出す。
リ６−２からのＳＤ信号データ読み出しアドレスを生成
するカウンタであり、３ＭＦとなるようなアドレスを生
成してＳＤ信号データを読み出す。
【００１９】上記一連の動作は、図１に示す３２ＭＦ／
３ＭＦ変換（３）を表すものである。ところが、すでに
第２メモリに書き込まれているＦ１、２（１〜７ｃｈ）
内容を旧データとして、第２メモリに書き込まれようと
している３２ＭＦのＦ１、２（１〜７）を新データとす
ると、まず最初に３ＭＦのＦ１（１〜１１２ｃｈ）の内
容が読み出される。この中のＦ１（１〜７ｃｈ）はすで
に第２メモリに書き込まれているデータであるため旧デ
ータである。次に３２ＭＦの新データであるＦ１、２
（１〜７ｃｈ）が第２メモリに書き込まれる。ここで第
２メモリのＦ１、Ｆ２（１〜７ｃｈ）内容が新データと
なり、その後３ＭＦのＦ２（１〜１１２ｃｈ）内容を読
み出すと、Ｆ２（１〜７ｃｈ）は新データであり１つの
３ＭＦ（Ｆ０，Ｆ１，Ｆ２）の中のＦ１（１〜７ｃｈ）
は旧データ、Ｆ２（１〜７ｃｈ）は新データとなり、
新、旧データが混在してしまう。従って、この場合、Ｔ
ＳＳＩ保証がされないことになる。
３ＭＦ変換（３）を表すものである。ところが、すでに
第２メモリに書き込まれているＦ１、２（１〜７ｃｈ）
内容を旧データとして、第２メモリに書き込まれようと
している３２ＭＦのＦ１、２（１〜７）を新データとす
ると、まず最初に３ＭＦのＦ１（１〜１１２ｃｈ）の内
容が読み出される。この中のＦ１（１〜７ｃｈ）はすで
に第２メモリに書き込まれているデータであるため旧デ
ータである。次に３２ＭＦの新データであるＦ１、２
（１〜７ｃｈ）が第２メモリに書き込まれる。ここで第
２メモリのＦ１、Ｆ２（１〜７ｃｈ）内容が新データと
なり、その後３ＭＦのＦ２（１〜１１２ｃｈ）内容を読
み出すと、Ｆ２（１〜７ｃｈ）は新データであり１つの
３ＭＦ（Ｆ０，Ｆ１，Ｆ２）の中のＦ１（１〜７ｃｈ）
は旧データ、Ｆ２（１〜７ｃｈ）は新データとなり、
新、旧データが混在してしまう。従って、この場合、Ｔ
ＳＳＩ保証がされないことになる。
【００２０】上記のように、第１メモリ６−１に記憶さ
れた２フレーム分のＳＤ信号データを、第２メモリに一
度に書き込む方法はＴＳＳＩ保証されないので、それを
補う回路としてＴＳＳＩ保証回路６−５を設けた。ＴＳ
ＳＩ保証するために図１に示す３２ＭＦ／３ＭＦ変換
（３）において、図３に示すように、第２メモリ６−２
に書き込む３２ＭＦのＳＤ信号データがＦ２で、かつ、
第２メモリ６−２から読み出す３ＭＦのＳＤ信号データ
がＦ１となるタイミングには、第２メモリ６−２へのＳ
Ｄ信号データの書き込みを禁止するようにした。具体的
には、メモリＷＡＤＲ生成部６−６及びメモリＲＡＤＲ
生成部６−７から、３２ＭＦのＳＤ信号データがＦ２
で、３ＭＦのＳＤ信号データがＦ１となるタイミング情
報を受けたＴＳＳＩ保証回路６−５は、メモリＷＡＤＲ
生成部６−６を介して第２メモリ６−２のＷＥ（ライト
イネーブル）端子をハイレベルにして書き込み禁止をか
ける。換言すれば、３２マルチフレーム構成のＳＤ信号
データが３マルチフレーム構成のＳＤ信号データに変換
されたとき、各データ毎に新、旧データが混在するメモ
リ書き込みのタイミングのときに、メモリへの書き込み
を禁止するのである。３２フレーム後３２ＭＦのＦ１、
２（１〜７ｃｈ）のメモリ書き込み時は書き込み禁止と
ならない。つまり書き込み禁止となった次のタイミング
では確実に第２メモリに書き込まれることになる。
れた２フレーム分のＳＤ信号データを、第２メモリに一
度に書き込む方法はＴＳＳＩ保証されないので、それを
補う回路としてＴＳＳＩ保証回路６−５を設けた。ＴＳ
ＳＩ保証するために図１に示す３２ＭＦ／３ＭＦ変換
（３）において、図３に示すように、第２メモリ６−２
に書き込む３２ＭＦのＳＤ信号データがＦ２で、かつ、
第２メモリ６−２から読み出す３ＭＦのＳＤ信号データ
がＦ１となるタイミングには、第２メモリ６−２へのＳ
Ｄ信号データの書き込みを禁止するようにした。具体的
には、メモリＷＡＤＲ生成部６−６及びメモリＲＡＤＲ
生成部６−７から、３２ＭＦのＳＤ信号データがＦ２
で、３ＭＦのＳＤ信号データがＦ１となるタイミング情
報を受けたＴＳＳＩ保証回路６−５は、メモリＷＡＤＲ
生成部６−６を介して第２メモリ６−２のＷＥ（ライト
イネーブル）端子をハイレベルにして書き込み禁止をか
ける。換言すれば、３２マルチフレーム構成のＳＤ信号
データが３マルチフレーム構成のＳＤ信号データに変換
されたとき、各データ毎に新、旧データが混在するメモ
リ書き込みのタイミングのときに、メモリへの書き込み
を禁止するのである。３２フレーム後３２ＭＦのＦ１、
２（１〜７ｃｈ）のメモリ書き込み時は書き込み禁止と
ならない。つまり書き込み禁止となった次のタイミング
では確実に第２メモリに書き込まれることになる。
【００２１】
【発明の効果】以上の如く、上記実施例で明らかなよう
に、３２ＭＦのＳＤ信号データを２フレーム分、すなわ
ち７チャンネル分を一度にメモリに書き込むこと方式に
より、ＳＤＣＲＣ判定データの挿入が簡単にすることが
でき、ＳＤＣＲＣ照合の結果がでるまでの間に、ＳＤ信
号のデータを一時記憶しておくメモリは７チャンネル分
（１４バイト）で済む。又、ＴＳＳＩ保証回路を設ける
ことにより、ＴＳＳＩ保証ができないタイミングにはメ
モリへの書き込みを禁止して、簡単でしかも確実なＴＳ
ＳＩ保証を実現することができる。
に、３２ＭＦのＳＤ信号データを２フレーム分、すなわ
ち７チャンネル分を一度にメモリに書き込むこと方式に
より、ＳＤＣＲＣ判定データの挿入が簡単にすることが
でき、ＳＤＣＲＣ照合の結果がでるまでの間に、ＳＤ信
号のデータを一時記憶しておくメモリは７チャンネル分
（１４バイト）で済む。又、ＴＳＳＩ保証回路を設ける
ことにより、ＴＳＳＩ保証ができないタイミングにはメ
モリへの書き込みを禁止して、簡単でしかも確実なＴＳ
ＳＩ保証を実現することができる。
【図１】本発明によるＴＳＳＩ方式の実施例の３２ＭＦ
／３ＭＦ変換を示す図である。
／３ＭＦ変換を示す図である。
【図２】図１の３２ＭＦ／３ＭＦ変換回路のブロック図
である。
である。
【図３】図２におけるメモリ禁止タイミングの図であ
る。
る。
【図４】３２ＭＦのデータフォーマット図である。
【図５】３ＭＦのデータフォーマット図である。
【図６】従来の３２ＭＦ／３ＭＦ変換を示す図である。
【図７】ＳＤＣＲＣ照合結果の信号内容を示す図であ
る。
る。
【図８】従来の３２ＭＦ／３ＭＦ変換を示す図である。
６−１ 第１メモリ
６−２ 第２メモリ
６−３ ＳＤＣＲＣ演算比較回路
６−４ アドレス比較保護回路
６−５ ＴＳＳＩ保証回路
６−６ メモリＷＡＤＲ生成部
６−７ メモリＲＡＤＲ生成部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 厚海 栄祐
福島県郡山市字船場向94番地 株式会社日
立テレコムテクノロジー内
(72)発明者 大野 晴康
福島県郡山市字船場向94番地 株式会社日
立テレコムテクノロジー内
Claims (3)
- 【請求項１】 伝送端局において交換制御信号である３
マルチフレーム構成のＳＤ信号データを３２マルチフレ
ーム構成のＳＤ信号データに変換して伝送し、これを受
信した遠隔端局において前記３２マルチフレーム構成の
ＳＤ信号データを前記３マルチフレーム構成のＳＤ信号
データに逆変換する変換回路のＴＳＳＩ保証方式であっ
て、 前記３２マルチフレーム構成のＳＤ信号データを３２フ
レーム期間記憶するメモリと、このメモリに前記３２マ
ルチフレーム構成のＳＤ信号データを書き込む書込制御
手段と、前記メモリに記憶されている前記３２マルチフ
レーム構成のＳＤ信号データを前記３マルチフレーム構
成のＳＤ信号データとして読み出す読出制御手段と、Ｔ
ＳＳＩ保証されないタイミングを検出したとき前記メモ
リに前記３２マルチフレーム構成のＳＤ信号データを書
き込むことを禁止する書込禁止手段とを備えたことを特
徴とするＳＤ信号データのＴＳＳＩ保証方式。 - 【請求項２】 前記書込制御手段は、前記３２マルチフ
レーム構成のＳＤ信号データのＦ１及びＦ２を同一フレ
ーム内に書き込むことを特徴とする請求項１記載のＳＤ
信号データのＴＳＳＩ保証方式。 - 【請求項３】 前記ＴＳＳＩ保証されないタイミング
は、前記３２マルチフレーム構成のＳＤ信号データが前
記３マルチフレーム構成のＳＤ信号データに変換された
とき各データ毎に新、旧データが混在するメモリ書き込
みのタイミングであることを特徴とする請求項１記載の
ＳＤ信号データのＴＳＳＩ保証方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18702291A JP2739528B2 (ja) | 1991-07-02 | 1991-07-02 | Ｓｄ信号データのｔｓｓｉ保証方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18702291A JP2739528B2 (ja) | 1991-07-02 | 1991-07-02 | Ｓｄ信号データのｔｓｓｉ保証方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0514302A true JPH0514302A (ja) | 1993-01-22 |
| JP2739528B2 JP2739528B2 (ja) | 1998-04-15 |
Family
ID=16198828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18702291A Expired - Fee Related JP2739528B2 (ja) | 1991-07-02 | 1991-07-02 | Ｓｄ信号データのｔｓｓｉ保証方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739528B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7041945B2 (en) | 1999-12-02 | 2006-05-09 | Matsushita Electric Industrial Co., Ltd. | Induction heater for cooking |
-
1991
- 1991-07-02 JP JP18702291A patent/JP2739528B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7041945B2 (en) | 1999-12-02 | 2006-05-09 | Matsushita Electric Industrial Co., Ltd. | Induction heater for cooking |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2739528B2 (ja) | 1998-04-15 |
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