JPH0514308A - 高速ｌａｎの多重化装置 - Google Patents
高速ｌａｎの多重化装置Info
- Publication number
- JPH0514308A JPH0514308A JP15701691A JP15701691A JPH0514308A JP H0514308 A JPH0514308 A JP H0514308A JP 15701691 A JP15701691 A JP 15701691A JP 15701691 A JP15701691 A JP 15701691A JP H0514308 A JPH0514308 A JP H0514308A
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- JP
- Japan
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- data
- input
- input port
- signal
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【目的】 装置の煩雑化を防止して維持費の増加を抑え
るとともに、システムの汎用性を向上することにより、
大容量のデータ伝送を実現することにある。 【構成】 ビット伝送速度が異なる複数の高速ＬＡＮの
入力ポートと、この入力ポートに１対１に対応して当該
入力ポートから入力される信号に同期したクロックを発
生した後に当該クロックを任意の数に分周したクロック
を発生する分周回路と、前記入力ポートに１対１に対応
して当該入力ポートから入力される信号を前記分周回路
により発生された任意の数のクロックにより除算された
ビット伝送速度である任意の数のデータに分配するシリ
アルパラレル変換手段と、前記入力ポートから入力され
る信号の出力信号のタイミングを取る同期信号により前
記シリアルパラレル変換手段により分配された任意の数
のデータの同期を取る同期回路と、この同期回路により
任意の数のデータのうち同一のビット伝送速度のデータ
を多重化する多重化手段とを備えたことを特徴とする
るとともに、システムの汎用性を向上することにより、
大容量のデータ伝送を実現することにある。 【構成】 ビット伝送速度が異なる複数の高速ＬＡＮの
入力ポートと、この入力ポートに１対１に対応して当該
入力ポートから入力される信号に同期したクロックを発
生した後に当該クロックを任意の数に分周したクロック
を発生する分周回路と、前記入力ポートに１対１に対応
して当該入力ポートから入力される信号を前記分周回路
により発生された任意の数のクロックにより除算された
ビット伝送速度である任意の数のデータに分配するシリ
アルパラレル変換手段と、前記入力ポートから入力され
る信号の出力信号のタイミングを取る同期信号により前
記シリアルパラレル変換手段により分配された任意の数
のデータの同期を取る同期回路と、この同期回路により
任意の数のデータのうち同一のビット伝送速度のデータ
を多重化する多重化手段とを備えたことを特徴とする
Description
【０００１】
【産業上の利用分野】本発明は、ビット伝送速度の異な
る複数の高速ＬＡＮの入力ポートから入力される信号の
同期を取り、同一のビット伝送速度の信号を多重化する
ことにより、異なるビット伝送速度の高速ＬＡＮを多重
化する高速ＬＡＮの多重化装置に関する。
る複数の高速ＬＡＮの入力ポートから入力される信号の
同期を取り、同一のビット伝送速度の信号を多重化する
ことにより、異なるビット伝送速度の高速ＬＡＮを多重
化する高速ＬＡＮの多重化装置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの高速化に伴
ない、パソコンおよびワークステーションも高性能にな
り、イメージデータまたはファイル等の大量のデータ伝
送のニーズが高まっている。
ない、パソコンおよびワークステーションも高性能にな
り、イメージデータまたはファイル等の大量のデータ伝
送のニーズが高まっている。
【０００３】一方、高速ＬＡＮは、コンピュータ系を中
心とするコードデータ伝送高速ＬＡＮまたは音声，映像
を中心とするマルチメディア伝送高速ＬＡＮがある。上
記高速ＬＡＮは、標準化の遅延から高速ＬＡＮ用のケー
ブルを個々に付設するので、ケーブルの付設等による装
置の煩雑化を防止するのが容易ではなかった。
心とするコードデータ伝送高速ＬＡＮまたは音声，映像
を中心とするマルチメディア伝送高速ＬＡＮがある。上
記高速ＬＡＮは、標準化の遅延から高速ＬＡＮ用のケー
ブルを個々に付設するので、ケーブルの付設等による装
置の煩雑化を防止するのが容易ではなかった。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
高速ＬＡＮの多重化装置は、標準化の遅れから高速ＬＡ
Ｎのケーブルを個々に付設するため、装置が煩雑になり
維持費の向上を招く。また、高速ＬＡＮに接続される機
種によりケーブルの種類またはコネクタ等が異なるの
で、汎用性に欠ける問題があった。
高速ＬＡＮの多重化装置は、標準化の遅れから高速ＬＡ
Ｎのケーブルを個々に付設するため、装置が煩雑になり
維持費の向上を招く。また、高速ＬＡＮに接続される機
種によりケーブルの種類またはコネクタ等が異なるの
で、汎用性に欠ける問題があった。
【０００５】本発明は、このような従来の課題を解決す
るためになされたもので、その目的は、装置の煩雑化を
防止して維持費の増加を抑えるとともに、システムの汎
用性を向上することにより、大容量のデータ伝送を実現
して品質の優れた高速ＬＡＮの多重化装置を提供するこ
とにある。
るためになされたもので、その目的は、装置の煩雑化を
防止して維持費の増加を抑えるとともに、システムの汎
用性を向上することにより、大容量のデータ伝送を実現
して品質の優れた高速ＬＡＮの多重化装置を提供するこ
とにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ビット伝送速度が異なる複数の高速ＬＡ
Ｎの入力ポートと、この入力ポートに１対１に対応して
当該入力ポートから入力される信号に同期したクロック
を発生した後に当該クロックを任意の数に分周したクロ
ックを発生する分周回路と、前記入力ポートに１対１に
対応して当該入力ポートから入力される信号を前記分周
回路により発生された任意の数のクロックにより除算さ
れたビット伝送速度である任意の数のデータに分配する
シリアルパラレル変換手段と、前記入力ポートから入力
される信号の出力信号のタイミングを取る同期信号によ
り前記シリアルパラレル変換手段により分配された任意
の数のデータの同期を取る同期回路と、この同期回路に
より任意の数のデータのうち同一のビット伝送速度のデ
ータを多重化する多重化手段と、を備えたことを要旨と
する。
め、本発明は、ビット伝送速度が異なる複数の高速ＬＡ
Ｎの入力ポートと、この入力ポートに１対１に対応して
当該入力ポートから入力される信号に同期したクロック
を発生した後に当該クロックを任意の数に分周したクロ
ックを発生する分周回路と、前記入力ポートに１対１に
対応して当該入力ポートから入力される信号を前記分周
回路により発生された任意の数のクロックにより除算さ
れたビット伝送速度である任意の数のデータに分配する
シリアルパラレル変換手段と、前記入力ポートから入力
される信号の出力信号のタイミングを取る同期信号によ
り前記シリアルパラレル変換手段により分配された任意
の数のデータの同期を取る同期回路と、この同期回路に
より任意の数のデータのうち同一のビット伝送速度のデ
ータを多重化する多重化手段と、を備えたことを要旨と
する。
【０００７】
【作用】上述の如く構成すれば、ビット伝送速度が異な
る複数の高速ＬＡＮの入力ポートに１対１に対応した分
周回路により当該入力ポートから入力される信号に同期
したクロックが発生された後に当該クロックを任意の数
に分周したクロックが発生される。また、ビット伝送速
度が異なる複数の高速ＬＡＮの入力ポートに１対１に対
応して当該入力ポートから入力される信号を前記分周回
路により発生された任意の数のクロックにより除算され
たビット伝送速度である任意の数のデータに分配する。
前記入力ポートから入力される信号の出力信号のタイミ
ングを取る同期信号により前記シリアルパラレル変換手
段により分配された任意の数のデータの同期が取られ、
任意のデータのうち同一のビット伝送速度のデータを多
重化するので、装置の煩雑化を防止して維持費の増加を
抑える。
る複数の高速ＬＡＮの入力ポートに１対１に対応した分
周回路により当該入力ポートから入力される信号に同期
したクロックが発生された後に当該クロックを任意の数
に分周したクロックが発生される。また、ビット伝送速
度が異なる複数の高速ＬＡＮの入力ポートに１対１に対
応して当該入力ポートから入力される信号を前記分周回
路により発生された任意の数のクロックにより除算され
たビット伝送速度である任意の数のデータに分配する。
前記入力ポートから入力される信号の出力信号のタイミ
ングを取る同期信号により前記シリアルパラレル変換手
段により分配された任意の数のデータの同期が取られ、
任意のデータのうち同一のビット伝送速度のデータを多
重化するので、装置の煩雑化を防止して維持費の増加を
抑える。
【０００８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【０００９】図１は本発明の高速ＬＡＮの多重化装置に
係る一実施例を示す構成図である。上記高速ＬＡＮの多
重化装置は、ビット伝送速度の異なる複数の高速ＬＡＮ
に対応して接続されている入力ポート１ａ〜１ｎ、当該
入力ポート１ａ〜１ｎに１対１に対応して接続されてい
る分配器３ａ〜３ｎ、当該分配器３ａ〜３ｎからのデー
タの同期を取る同期回路５，多重化装置全体の同期信号
を取るマスタークロック７および同期回路５から入力さ
れるデータのうち、ビット伝送速度の等しいデータを多
重化する多重化器９を備えた構成である。
係る一実施例を示す構成図である。上記高速ＬＡＮの多
重化装置は、ビット伝送速度の異なる複数の高速ＬＡＮ
に対応して接続されている入力ポート１ａ〜１ｎ、当該
入力ポート１ａ〜１ｎに１対１に対応して接続されてい
る分配器３ａ〜３ｎ、当該分配器３ａ〜３ｎからのデー
タの同期を取る同期回路５，多重化装置全体の同期信号
を取るマスタークロック７および同期回路５から入力さ
れるデータのうち、ビット伝送速度の等しいデータを多
重化する多重化器９を備えた構成である。
【００１０】上記入力ポート１ａ〜１ｎは、ビット伝送
速度の異なる複数の高速ＬＡＮに対応して接続され、当
該高速ＬＡＮから入力され信号を分配器３ａ〜３ｎに出
力する。分配器３ａ〜３ｎは、入力ポート１ａ〜１ｎか
ら入力される高速ＬＡＮからの信号を任意の数のデータ
に分配する。同期回路５は、分配器３ａ〜３ｎから入力
されるデータのそれぞれの同期を取る。マスタークロッ
ク７は、多重化装置全体の同期信号を発生して同期回路
５に出力する。多重化器９は、同期回路５から出力され
る位相，ビット伝送速度の同じデータを多重化するとと
もに、フレーム同期のための同期フレームを出力する。
速度の異なる複数の高速ＬＡＮに対応して接続され、当
該高速ＬＡＮから入力され信号を分配器３ａ〜３ｎに出
力する。分配器３ａ〜３ｎは、入力ポート１ａ〜１ｎか
ら入力される高速ＬＡＮからの信号を任意の数のデータ
に分配する。同期回路５は、分配器３ａ〜３ｎから入力
されるデータのそれぞれの同期を取る。マスタークロッ
ク７は、多重化装置全体の同期信号を発生して同期回路
５に出力する。多重化器９は、同期回路５から出力され
る位相，ビット伝送速度の同じデータを多重化するとと
もに、フレーム同期のための同期フレームを出力する。
【００１１】上記分配器３ａの制御を図２のブロック図
を用いて説明する。
を用いて説明する。
【００１２】上記分配器３ａは、位相同期回路１１，ｍ
分周回路１３およびシリアル／パラレル変換器１５を備
えて、入力ポート１ａから入力される高速ＬＡＮの信号
をｍ本のデータに分周する。
分周回路１３およびシリアル／パラレル変換器１５を備
えて、入力ポート１ａから入力される高速ＬＡＮの信号
をｍ本のデータに分周する。
【００１３】位相同期回路（以下、ＰＬＬという。）１
１は、入力ポート１ａから入力される高速ＬＡＮの信号
に同期したクロックを発生する。
１は、入力ポート１ａから入力される高速ＬＡＮの信号
に同期したクロックを発生する。
【００１４】ｍ分周回路１３は、ＰＬＬ１１により発生
されるクロックをｍ分周して当該ｍ分周されたクロック
をシリアル／パラレル変換器１５に出力する。
されるクロックをｍ分周して当該ｍ分周されたクロック
をシリアル／パラレル変換器１５に出力する。
【００１５】シリアル／パラレル変換器（以下、Ｓ／Ｐ
という。）１５は、入力ポート１ａから入力される高速
ＬＡＮの信号をｍ分周回路１３から入力されるｍ分周さ
れたクロックによりビット伝送速度が１／ｍであるｍ本
のデータに分配する。
という。）１５は、入力ポート１ａから入力される高速
ＬＡＮの信号をｍ分周回路１３から入力されるｍ分周さ
れたクロックによりビット伝送速度が１／ｍであるｍ本
のデータに分配する。
【００１６】以上が分配器１ａの制御を示すが分配器１
ｂ〜１ｍも同様の制御である。
ｂ〜１ｍも同様の制御である。
【００１７】次に本実施例の作用を説明する。
【００１８】まず、装置に電源投入後、入力ポート１ａ
〜１ｎから高速ＬＡＮからの信号が分配器３ａ〜３ｎに
入力される。分配器３ａは、入力ポート１ａから入力さ
れる高速ＬＡＮの信号に対してＰＬＬ１１により当該信
号に同期したクロックが発生され、ｍ分周回路１３によ
り当該クロックがｍ分周される。更に、分配器３ａは、
Ｓ／Ｐ１５により入力ポート１ａから入力される高速Ｌ
ＡＮからの信号をｍ分周回路１３から入力されるｍ分周
されたクロックを用いてビット伝送速度が１／ｍである
ｍ1 本のデータに分配して同期回路５に出力する。同様
に、分配器３ｂは、入力ポート１ｂから入力される高速
ＬＡＮの信号をｍ2 本に分配して同期回路５に出力し、
分配器３ｎは、入力ポート１ｎから入力される高速ＬＡ
Ｎの信号をｍn 本に分配して同期回路５に出力する。
〜１ｎから高速ＬＡＮからの信号が分配器３ａ〜３ｎに
入力される。分配器３ａは、入力ポート１ａから入力さ
れる高速ＬＡＮの信号に対してＰＬＬ１１により当該信
号に同期したクロックが発生され、ｍ分周回路１３によ
り当該クロックがｍ分周される。更に、分配器３ａは、
Ｓ／Ｐ１５により入力ポート１ａから入力される高速Ｌ
ＡＮからの信号をｍ分周回路１３から入力されるｍ分周
されたクロックを用いてビット伝送速度が１／ｍである
ｍ1 本のデータに分配して同期回路５に出力する。同様
に、分配器３ｂは、入力ポート１ｂから入力される高速
ＬＡＮの信号をｍ2 本に分配して同期回路５に出力し、
分配器３ｎは、入力ポート１ｎから入力される高速ＬＡ
Ｎの信号をｍn 本に分配して同期回路５に出力する。
【００１９】同期回路５は、分配器３ａ〜３ｎから入力
されるｍ1 〜ｍn 本のデータをマスタークロック７から
入力される多重化装置全体の同期信号により同期をと
り、計ｍi （ｉ＝１〜ｎ）本のデータを多重化器９に出
力する。多重化器９は、同期回路５が入力されるｍi 本
のデータのうち、位相およびビット伝送速度の等しいデ
ータを多重化するとともに、フレーム同期のための同期
フレームを出力する。
されるｍ1 〜ｍn 本のデータをマスタークロック７から
入力される多重化装置全体の同期信号により同期をと
り、計ｍi （ｉ＝１〜ｎ）本のデータを多重化器９に出
力する。多重化器９は、同期回路５が入力されるｍi 本
のデータのうち、位相およびビット伝送速度の等しいデ
ータを多重化するとともに、フレーム同期のための同期
フレームを出力する。
【００２０】これにより、ビット伝送速度の異なる複数
の高速ＬＡＮを多重化する場合、ケーブルの布設を抑え
て装置を煩雑にせずに、大容量のデータ伝送を実現す
る。
の高速ＬＡＮを多重化する場合、ケーブルの布設を抑え
て装置を煩雑にせずに、大容量のデータ伝送を実現す
る。
【００２１】また、各機種毎のケーブル等に制約を受け
ないので、装置の汎用性を向上できる。
ないので、装置の汎用性を向上できる。
【００２２】
【発明の効果】以上説明したように、本発明では、ビッ
ト伝送速度の異なる複数の高速ＬＡＮからの複数の信号
を多重化するので、装置の煩雑化を防止して維持費の増
加を抑えるとともに、システムの汎用性を向上すること
により、大容量のデータ伝送を実現して品質の向上を図
れる。
ト伝送速度の異なる複数の高速ＬＡＮからの複数の信号
を多重化するので、装置の煩雑化を防止して維持費の増
加を抑えるとともに、システムの汎用性を向上すること
により、大容量のデータ伝送を実現して品質の向上を図
れる。
【図１】本発明の高速ＬＡＮの多重化装置に係る一実施
例を示す構成図である。
例を示す構成図である。
【図２】分配器の制御を示すブロック図である。
１ａ〜１ｎ 入力ポート ３ａ〜３ｎ 分配器 ５ 同期回路 ７ マスタークロック ９ 多重化器 １１ 位相同期回路 １３ ｍ分周回路 １５ シリアル／パラレル変換器
Claims (1)
- 【特許請求の範囲】 【請求項１】 ビット伝送速度が異なる複数の高速ＬＡ
Ｎの入力ポートと、 この入力ポートに１対１に対応して当該入力ポートから
入力される信号に同期したクロックを発生した後に当該
クロックを任意の数に分周したクロックを発生する分周
回路と、 前記入力ポートに１対１に対応して当該入力ポートから
入力される信号を前記分周回路により発生された任意の
数のクロックにより除算されたビット伝送速度である任
意の数のデータに分配するシリアルパラレル変換手段
と、前記入力ポートから入力される信号の出力信号のタ
イミングを取る同期信号により前記シリアルパラレル変
換手段により分配された任意の数のデータの同期を取る
同期回路と、 この同期回路により任意の数のデータのうち同一のビッ
ト伝送速度のデータを多重化する多重化手段と、 を備えたことを特徴とする高速ＬＡＮの多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15701691A JPH0514308A (ja) | 1991-06-27 | 1991-06-27 | 高速ｌａｎの多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15701691A JPH0514308A (ja) | 1991-06-27 | 1991-06-27 | 高速ｌａｎの多重化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514308A true JPH0514308A (ja) | 1993-01-22 |
Family
ID=15640341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15701691A Pending JPH0514308A (ja) | 1991-06-27 | 1991-06-27 | 高速ｌａｎの多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514308A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176430A (ja) * | 1982-04-08 | 1983-10-15 | Daihatsu Motor Co Ltd | 内燃機関における圧縮比の可変装置 |
-
1991
- 1991-06-27 JP JP15701691A patent/JPH0514308A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176430A (ja) * | 1982-04-08 | 1983-10-15 | Daihatsu Motor Co Ltd | 内燃機関における圧縮比の可変装置 |
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