JPH0756962B2 - データ通信システム - Google Patents
データ通信システムInfo
- Publication number
- JPH0756962B2 JPH0756962B2 JP1006188A JP618889A JPH0756962B2 JP H0756962 B2 JPH0756962 B2 JP H0756962B2 JP 1006188 A JP1006188 A JP 1006188A JP 618889 A JP618889 A JP 618889A JP H0756962 B2 JPH0756962 B2 JP H0756962B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- channel
- frame
- frame pulse
- Prior art date
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- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信システムに関する。
従来のデータ通信システムにおけるフレーム同期多重及
び分離の一例を示す第４図，第５図及び第６図を参照し
て説明する。第４図において、装置（Ａ）101は通信回
線102を介して装置（Ｂ）103に接続している。装置101
はチャネルA,チャネルB,チャネルＣの各チャネルのシリ
アルデータとフレームパルス及びクロックとを入力す
る。チャネルＡ、チャネルB,チャネルＣの各入力は装置
101内のシリアル−パラレル変換回路111,112,113にそれ
ぞれ入力し、フレームパルスとクロックはタイミング発
生回路114に入力する。シリアル−パラレル変換回路11
1,112,113の出力の8bitパラレル信号はそれぞれバッフ
ァメモリ115,116,117に一時蓄積され、必要なタイミン
グで読出されて多重回路118により多重された後、パラ
レル−シリアル変換回路119によりシリアルデータに変
換されて通信回線102に送出される。これらシリアル−
パラレル変換回路111,112,113、バッファメモリ115,11
6,117、多重回路118、パラレル−シリアル変換回路119
は全てタイミング発生回路114の出力タイミングにより
動作する。
び分離の一例を示す第４図，第５図及び第６図を参照し
て説明する。第４図において、装置（Ａ）101は通信回
線102を介して装置（Ｂ）103に接続している。装置101
はチャネルA,チャネルB,チャネルＣの各チャネルのシリ
アルデータとフレームパルス及びクロックとを入力す
る。チャネルＡ、チャネルB,チャネルＣの各入力は装置
101内のシリアル−パラレル変換回路111,112,113にそれ
ぞれ入力し、フレームパルスとクロックはタイミング発
生回路114に入力する。シリアル−パラレル変換回路11
1,112,113の出力の8bitパラレル信号はそれぞれバッフ
ァメモリ115,116,117に一時蓄積され、必要なタイミン
グで読出されて多重回路118により多重された後、パラ
レル−シリアル変換回路119によりシリアルデータに変
換されて通信回線102に送出される。これらシリアル−
パラレル変換回路111,112,113、バッファメモリ115,11
6,117、多重回路118、パラレル−シリアル変換回路119
は全てタイミング発生回路114の出力タイミングにより
動作する。
一方、装置103では、通信回線102より到着した多重デー
タからクロック抽出回路130によりクロック成分を抽出
してタイミング発生回路131へ入力し、シリアル−パラ
レル変換回路132で8bitパラレルとなったデータは分離
回路113でチャネルA,チャネルB,チャネルＣの各チャネ
ルに分離され、バッファメモリ134,135,136に一時蓄積
される。また、フレームパルス抽出回路137へ入力され
てデータの中のフレームパターンが抽出され、この結果
フレームパルスが生成されてタイミング発生回路131へ
入力される。バッファメモリ134,135,136の各出力はパ
ラレル−シリアル変換回路138,139,140により、各チャ
ネルのシリアルデータに変換されて出力される。これら
シリアル−パラレル変換回路132、分離回路113、バッフ
ァメモリ134,135,136、パラレル−シリアル変換回路13
8,139,140はいずれもタイミング発生回路131の出力タイ
ミングにより動作する。
タからクロック抽出回路130によりクロック成分を抽出
してタイミング発生回路131へ入力し、シリアル−パラ
レル変換回路132で8bitパラレルとなったデータは分離
回路113でチャネルA,チャネルB,チャネルＣの各チャネ
ルに分離され、バッファメモリ134,135,136に一時蓄積
される。また、フレームパルス抽出回路137へ入力され
てデータの中のフレームパターンが抽出され、この結果
フレームパルスが生成されてタイミング発生回路131へ
入力される。バッファメモリ134,135,136の各出力はパ
ラレル−シリアル変換回路138,139,140により、各チャ
ネルのシリアルデータに変換されて出力される。これら
シリアル−パラレル変換回路132、分離回路113、バッフ
ァメモリ134,135,136、パラレル−シリアル変換回路13
8,139,140はいずれもタイミング発生回路131の出力タイ
ミングにより動作する。
以上の一連の動作の流れを示したものが第５図のタイム
チャートであり、さらにチャネルＡを例にとり、バッフ
ァメモリへの書込み及び読出しのタイミングを示したも
のが第６図のタイムチャートである。第６図から明らか
なように、従来の多重方式では多重化通信回線上のフレ
ームパターンＦを送信側のフレームパルスに位相同期し
て生成しており、そのため各チャネルのシリアルデータ
が８ビット揃わない段階での多重化は不可能であり、１
フレーム内の各チャネルのデータをすべて一時蓄積し、
次のフレームにおいてこの一時蓄積データを順次多重化
して通信回路に出力していた。また、同様に分離の際も
フレーム同期をとってシリアルの信号として次のフレー
ムから出力していた。
チャートであり、さらにチャネルＡを例にとり、バッフ
ァメモリへの書込み及び読出しのタイミングを示したも
のが第６図のタイムチャートである。第６図から明らか
なように、従来の多重方式では多重化通信回線上のフレ
ームパターンＦを送信側のフレームパルスに位相同期し
て生成しており、そのため各チャネルのシリアルデータ
が８ビット揃わない段階での多重化は不可能であり、１
フレーム内の各チャネルのデータをすべて一時蓄積し、
次のフレームにおいてこの一時蓄積データを順次多重化
して通信回路に出力していた。また、同様に分離の際も
フレーム同期をとってシリアルの信号として次のフレー
ムから出力していた。
上述した従来のシステムにおいては、多重及び分離の際
に１フレーム分の時間がそれぞれ必要であるため、片道
の通信で合計２フレーム分の遅延が生じてしまう。これ
により、例えば音声データのときにアナログ部に２線−
４線変換回路を設けていると、２線−４線変換回路の不
整合による音声の廻り込みが上記遅延によりエコーとな
り通話品質が劣化する等の問題が生じる。また各チャネ
ルごとに多重及び分離の際に１フレーム分のデータを一
時蓄積する手段が必要であり、チャネルの速度が高くか
つデータ量が多ければ多い程、一時蓄積手段の回路規模
が増大してしまう。
に１フレーム分の時間がそれぞれ必要であるため、片道
の通信で合計２フレーム分の遅延が生じてしまう。これ
により、例えば音声データのときにアナログ部に２線−
４線変換回路を設けていると、２線−４線変換回路の不
整合による音声の廻り込みが上記遅延によりエコーとな
り通話品質が劣化する等の問題が生じる。また各チャネ
ルごとに多重及び分離の際に１フレーム分のデータを一
時蓄積する手段が必要であり、チャネルの速度が高くか
つデータ量が多ければ多い程、一時蓄積手段の回路規模
が増大してしまう。
本発明は複数チャネルのシリアルデータを多重して多重
シリアルデータを形成し対向装置間でデータ送信側のフ
レームパルスによりフレーム同期をとりながら通信回線
を介してデータ通信を行うデータ通信システムにおい
て、多重化送信側に前記多重シリアルデータの通信回線
への出力タイミングを規定するために前記フレームパル
スを遅延させて生成する第１の手段と、前記第１の手段
からの遅延されたフレームパルスに同期して前記多重シ
リアルデータを出力する第２の手段とを備え、かつ分離
受信側に分離後の各チャネルのデータの出力タイミング
を規定するために前記通信回線上のフレームパターンか
ら抽出したフレームパルスを遅延させて生成する第３の
手段と、前記第３の手段からのフレームパルスに同期し
て分離後の各チャネルのデータを出力する第４の手段と
を備える。
シリアルデータを形成し対向装置間でデータ送信側のフ
レームパルスによりフレーム同期をとりながら通信回線
を介してデータ通信を行うデータ通信システムにおい
て、多重化送信側に前記多重シリアルデータの通信回線
への出力タイミングを規定するために前記フレームパル
スを遅延させて生成する第１の手段と、前記第１の手段
からの遅延されたフレームパルスに同期して前記多重シ
リアルデータを出力する第２の手段とを備え、かつ分離
受信側に分離後の各チャネルのデータの出力タイミング
を規定するために前記通信回線上のフレームパターンか
ら抽出したフレームパルスを遅延させて生成する第３の
手段と、前記第３の手段からのフレームパルスに同期し
て分離後の各チャネルのデータを出力する第４の手段と
を備える。
次に、本発明について図面を参照して説明する。
本発明の一実施例の構成を示す第１図を参照すると、装
置（Ａ）１は通信回線２を介して装置（Ｂ）３に接続し
ている。装置１はチャネルA,チャネルB,チャネルＣの各
チャネルのシリアルデータ入力を有し、それぞれのデー
タ入力はシリアル−パラレル変換回路11,12,13に接続さ
れ、それぞれ8bitパラレルデータに変換されて、バッフ
ァメモリ14,15,16に入力する。バッファメモリ14,15,16
の出力は多重回路17で多重され、パラメル−シリアル変
換回路18によってシリアルデータに変換されて通信回線
２に出力される。
置（Ａ）１は通信回線２を介して装置（Ｂ）３に接続し
ている。装置１はチャネルA,チャネルB,チャネルＣの各
チャネルのシリアルデータ入力を有し、それぞれのデー
タ入力はシリアル−パラレル変換回路11,12,13に接続さ
れ、それぞれ8bitパラレルデータに変換されて、バッフ
ァメモリ14,15,16に入力する。バッファメモリ14,15,16
の出力は多重回路17で多重され、パラメル−シリアル変
換回路18によってシリアルデータに変換されて通信回線
２に出力される。
また、装置３は通信回線２に接続するクロック抽出回路
30を有し、シリアルデータよりクロックを抽出するとと
もに、データはシリアル−パラレル変換回路31へ入力さ
れてシリアルデータから8bitパラレルデータに変換さ
れ、分離回路32及びフレームパルス抽出回路33に入力さ
れる。分離回路32で分離された各チャネルの8bitパラレ
ルデータはそれぞれバッファメモリ34,35,36に保持され
る。バッファメモリ34,35,36の出力はパラレル−シリア
ル変換回路37,38,39でそれぞれ各チャネルのシリアルデ
ータに変換され、チャネルA,チャネルB,チャネルＣの各
出力に出力される。
30を有し、シリアルデータよりクロックを抽出するとと
もに、データはシリアル−パラレル変換回路31へ入力さ
れてシリアルデータから8bitパラレルデータに変換さ
れ、分離回路32及びフレームパルス抽出回路33に入力さ
れる。分離回路32で分離された各チャネルの8bitパラレ
ルデータはそれぞれバッファメモリ34,35,36に保持され
る。バッファメモリ34,35,36の出力はパラレル−シリア
ル変換回路37,38,39でそれぞれ各チャネルのシリアルデ
ータに変換され、チャネルA,チャネルB,チャネルＣの各
出力に出力される。
装置１内にはタイミング発生回路（Ａ）19とタイミング
発生回路（Ｂ）20とがあり、タイミング発生回路19はク
ロック入力と送信用フレームパルスを入力するととも
に、その出力をシリアル−パラレル変換回路11,12,13、
バッファメモリ14,15,16、第１のフレームパルス生成回
路21へ入力する。また、タイミング発生回路20はクロッ
クと第１のフレームパルス生成回路21の出力とを入力す
るとともに、その出力を多重回路17とパラレル−シリア
ル変換回路18とに入力する。装置３内にはタイミング発
生回路（Ｃ）40とタイミング発生回路（Ｄ）41とがあ
り、タイミング発生回路40はクロック抽出回路30のクロ
ック出力とフレームパルス抽出回路33の出力とを入力と
する。タイミング発生回路40の出力はシリアル−パラレ
ル変換回路31、分離回路32、バッファメモリ34,35,36、
第２のフレームパルス生成回路42に入力される。また、
タイミング発生回路41はクロック抽出回路30のクロック
出力と第２のフレームパルス生成回路42の出力とを入力
とする。タイミング発生回路41の出力はバッファメモリ
34,35,36及びパラレル−シリアル変換回路37,38,39に入
力される。
発生回路（Ｂ）20とがあり、タイミング発生回路19はク
ロック入力と送信用フレームパルスを入力するととも
に、その出力をシリアル−パラレル変換回路11,12,13、
バッファメモリ14,15,16、第１のフレームパルス生成回
路21へ入力する。また、タイミング発生回路20はクロッ
クと第１のフレームパルス生成回路21の出力とを入力す
るとともに、その出力を多重回路17とパラレル−シリア
ル変換回路18とに入力する。装置３内にはタイミング発
生回路（Ｃ）40とタイミング発生回路（Ｄ）41とがあ
り、タイミング発生回路40はクロック抽出回路30のクロ
ック出力とフレームパルス抽出回路33の出力とを入力と
する。タイミング発生回路40の出力はシリアル−パラレ
ル変換回路31、分離回路32、バッファメモリ34,35,36、
第２のフレームパルス生成回路42に入力される。また、
タイミング発生回路41はクロック抽出回路30のクロック
出力と第２のフレームパルス生成回路42の出力とを入力
とする。タイミング発生回路41の出力はバッファメモリ
34,35,36及びパラレル−シリアル変換回路37,38,39に入
力される。
次に、第１図，第２図及び第３図を参照して詳細動作に
ついて説明する。第２図は同実施例におけるフレーム同
期方式を説明する図、第３図は同実施例におけるチャネ
ルＡを例にとりバッファメモリへの書込み及び読出しの
タイミングを示したタイムチャートである。
ついて説明する。第２図は同実施例におけるフレーム同
期方式を説明する図、第３図は同実施例におけるチャネ
ルＡを例にとりバッファメモリへの書込み及び読出しの
タイミングを示したタイムチャートである。
第２図において、チャネルA,チャネルB,チャネルＣの各
チャネルのシリアルデータ入力を１バイト（8bit）ごと
のブロックに区切り、それぞれA0〜A3,B0〜B1,C0〜C7と
番号を付しておく。各チャネルの入力はシリアル−パラ
レル変換回路11,12,13によりそれぞれ8bit揃うごとにパ
ラレルデータに変換され、バッファメモリ14,15,16にそ
れぞれ一時蓄積される。ここまでの動作は送信用フレー
ムパルスとクロックにより規定されるタイミング発生回
路19によるタイミングで動作する。また、送信用フレー
ムパルスは第１のフレームパルス生成回路21により、各
チャネルのデータが１バイト分出揃う位置、すなわち第
２図の例ではチャネルＢが１バイト揃うのが一番遅いの
で、これに合せて半フレーム後に遅延されて出力され
る。このパルスに同期したタイミング発生回路20の出力
により、バッファメモリ14,15,16の内容が読み出され、
多重回路17により多重された後、パラレル−シリアル変
換回路18によってシリアルデータとして通信回線２に送
信用フレームパルスより半フレーム分遅れたタイミング
で送出される。バッファメモリ14,15,16の書込み及び読
出しのタイミングは第３図に示すとおりである。装置３
では、通信回線２より到着した多重シリアルデータがク
ロック抽出回路30に入力され、データの中のクロック成
分を抽出する。このクロックにより装置３は動作する。
また、データはシリアル−パラレル変換回路31に入力さ
れ、ここで8bitのパラレルデータに変換され、分離回路
32とフレームパルス抽出回路33とに入力される。フレー
ムパルス抽出回路33ではデータの中からフレームパター
ンを見つけ、そのタイミングで受信用フレームパルスを
生成する。上記クロックと受信用フレームパルスとを入
力されたタイミング発生回路41で発生したタイミングに
より、分離回路32で分離された各チャネルの8bitパラレ
ルデータはそれぞれバッファメモリ34,35,36により保持
される。また、受信用フレームパルスは第２のフレーム
パルス生成回路42へ入力され、ここで各チャネルのパラ
レルデータを同時にシリアルデータに変換できる最小の
時間（第２図では半フレームとしてある）だけ遅延させ
たフレームパルスに変換される。変換されたフレームパ
ルスはタイミング発生回路41に入力される。タイミング
発生回路41では、第２のフレームパルス生成回路42の出
力に同期したタイミングを生成し、このタイミングによ
りバッファメモリ34,35,36の内容がそれぞれ読み出さ
れ、それぞれパラレル−シリアル変換回路37,38,39によ
り各チャネルのシリアルデータに変換されて出力され
る。バッファメモリ34,35,36の書込み及び読出しのタイ
ミングは第３図に示すとおりである。
チャネルのシリアルデータ入力を１バイト（8bit）ごと
のブロックに区切り、それぞれA0〜A3,B0〜B1,C0〜C7と
番号を付しておく。各チャネルの入力はシリアル−パラ
レル変換回路11,12,13によりそれぞれ8bit揃うごとにパ
ラレルデータに変換され、バッファメモリ14,15,16にそ
れぞれ一時蓄積される。ここまでの動作は送信用フレー
ムパルスとクロックにより規定されるタイミング発生回
路19によるタイミングで動作する。また、送信用フレー
ムパルスは第１のフレームパルス生成回路21により、各
チャネルのデータが１バイト分出揃う位置、すなわち第
２図の例ではチャネルＢが１バイト揃うのが一番遅いの
で、これに合せて半フレーム後に遅延されて出力され
る。このパルスに同期したタイミング発生回路20の出力
により、バッファメモリ14,15,16の内容が読み出され、
多重回路17により多重された後、パラレル−シリアル変
換回路18によってシリアルデータとして通信回線２に送
信用フレームパルスより半フレーム分遅れたタイミング
で送出される。バッファメモリ14,15,16の書込み及び読
出しのタイミングは第３図に示すとおりである。装置３
では、通信回線２より到着した多重シリアルデータがク
ロック抽出回路30に入力され、データの中のクロック成
分を抽出する。このクロックにより装置３は動作する。
また、データはシリアル−パラレル変換回路31に入力さ
れ、ここで8bitのパラレルデータに変換され、分離回路
32とフレームパルス抽出回路33とに入力される。フレー
ムパルス抽出回路33ではデータの中からフレームパター
ンを見つけ、そのタイミングで受信用フレームパルスを
生成する。上記クロックと受信用フレームパルスとを入
力されたタイミング発生回路41で発生したタイミングに
より、分離回路32で分離された各チャネルの8bitパラレ
ルデータはそれぞれバッファメモリ34,35,36により保持
される。また、受信用フレームパルスは第２のフレーム
パルス生成回路42へ入力され、ここで各チャネルのパラ
レルデータを同時にシリアルデータに変換できる最小の
時間（第２図では半フレームとしてある）だけ遅延させ
たフレームパルスに変換される。変換されたフレームパ
ルスはタイミング発生回路41に入力される。タイミング
発生回路41では、第２のフレームパルス生成回路42の出
力に同期したタイミングを生成し、このタイミングによ
りバッファメモリ34,35,36の内容がそれぞれ読み出さ
れ、それぞれパラレル−シリアル変換回路37,38,39によ
り各チャネルのシリアルデータに変換されて出力され
る。バッファメモリ34,35,36の書込み及び読出しのタイ
ミングは第３図に示すとおりである。
このようなフレーム同期方式を用いると、装置１への各
チャネルのシリアルデータ入力と装置３からの各チャネ
ルのシリアルデータ出力との間は約１フレーム分の遅延
となり、従来方式に比較して半分の遅延となる。
チャネルのシリアルデータ入力と装置３からの各チャネ
ルのシリアルデータ出力との間は約１フレーム分の遅延
となり、従来方式に比較して半分の遅延となる。
なお、装置３から装置１への伝送に関しても同様の回路
構成を採ることにより実現でき双方向通信が可能とな
る。
構成を採ることにより実現でき双方向通信が可能とな
る。
以上説明したように本発明によれば、データの多重及び
分離の際にそれぞれの入力側と出力側とでデータの多重
及び分離に必要な時間だけ位相をずらしたフレームパル
スを設けることにより、フレーム同期の際の遅延を少く
することができるため、伝送効率の向上が図れるだけで
はなく、音声データの場合のエコーを緩和できる。ま
た、フレーム同期を行うためにデータを一時蓄積してお
くためのバッファメモリの容量も１フレーム分必要とし
ないため、回路規模を小さくすることができる。
分離の際にそれぞれの入力側と出力側とでデータの多重
及び分離に必要な時間だけ位相をずらしたフレームパル
スを設けることにより、フレーム同期の際の遅延を少く
することができるため、伝送効率の向上が図れるだけで
はなく、音声データの場合のエコーを緩和できる。ま
た、フレーム同期を行うためにデータを一時蓄積してお
くためのバッファメモリの容量も１フレーム分必要とし
ないため、回路規模を小さくすることができる。
第１図，第２図及び第３図は本発明の一実施例を示す
図、第４図，第５図及び第６図は従来例を示す図であ
る。 １……装置（Ａ）、２……通信回線、３……装置
（Ｂ）、11,12,13……シリアル−パラレル変換回路、1
4,15,16……バッファメモリ、17……多重回路、18……
パラレル−シリアル変換回路、19……タイミング発生回
路（Ａ）、20……タイミング発生回路（Ｂ）、21……第
１のフレームパルス生成回路、30……クロック抽出回
路、31……シリアル−パラレル変換回路、32……分離回
路、33……フレームパルス抽出回路、34,35,36……バッ
ファメモリ、37,38,39……パラレル−シリアル変換回
路、40……タイミング発生回路（Ｃ）、41……タイミン
グ発生回路（Ｄ）、42……第２のフレームパルス生成回
路。
図、第４図，第５図及び第６図は従来例を示す図であ
る。 １……装置（Ａ）、２……通信回線、３……装置
（Ｂ）、11,12,13……シリアル−パラレル変換回路、1
4,15,16……バッファメモリ、17……多重回路、18……
パラレル−シリアル変換回路、19……タイミング発生回
路（Ａ）、20……タイミング発生回路（Ｂ）、21……第
１のフレームパルス生成回路、30……クロック抽出回
路、31……シリアル−パラレル変換回路、32……分離回
路、33……フレームパルス抽出回路、34,35,36……バッ
ファメモリ、37,38,39……パラレル−シリアル変換回
路、40……タイミング発生回路（Ｃ）、41……タイミン
グ発生回路（Ｄ）、42……第２のフレームパルス生成回
路。
Claims (1)
- 【請求項１】複数チャネルのシリアルデータを多重して
多重シリアルデータを形成し対向装置間でデータ送信側
のフレームパルスによりフレーム同期をとりながら通信
回線を介してデータ通信を行うデータ通信システムにお
いて、多重化送信側に前記多重シリアルデータの通信回
線への出力タイミングを規定するために前記フレームパ
ルスを遅延させて生成する第１の手段と、前記第１の手
段からの遅延されたフレームパルスに同期して前記多重
シリアルデータを出力する第２の手段とを備え、かつ分
離受信側に分離後の各チャネルのデータの出力タイミン
グを規定するために前記通信回線上のフレームパターン
から抽出したフレームパルスを遅延させて生成する第３
の手段と、前記第３の手段からのフレームパルスに同期
して分離後の各チャネルのデータを出力する第４の手段
とを備えることを特徴とするデータ通信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006188A JPH0756962B2 (ja) | 1989-01-13 | 1989-01-13 | データ通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006188A JPH0756962B2 (ja) | 1989-01-13 | 1989-01-13 | データ通信システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02186730A JPH02186730A (ja) | 1990-07-23 |
| JPH0756962B2 true JPH0756962B2 (ja) | 1995-06-14 |
Family
ID=11631583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006188A Expired - Lifetime JPH0756962B2 (ja) | 1989-01-13 | 1989-01-13 | データ通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756962B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007028132A (ja) * | 2005-07-15 | 2007-02-01 | Noritsu Koki Co Ltd | 通信システム |
| JP2007028491A (ja) * | 2005-07-21 | 2007-02-01 | Noritsu Koki Co Ltd | 通信システム |
-
1989
- 1989-01-13 JP JP1006188A patent/JPH0756962B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02186730A (ja) | 1990-07-23 |
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