JPH0514319A - 誤り検出器 - Google Patents

Abstract

(57)【要約】 ［目的］ 複数の信号線中に誤り信号“１”が２本以上
存在するか否かの判定を従来入力信号線単位に多入力Ｏ
ＲとＡＮＤゲ−トの組み合わせを用いて行っていたため
に入力信号線数を増すと検出器のハ−ドウェア量が加速
度的に増加するという欠点を防止する。 ［構成］ 入力信号線の多重化を行なう多重化部１と、
多重化信号を換算判定するカウント判定部２で構成され
ている。また、多重化部１は入力信号のサンプリングを
行なうための多重化パルス発生カウンタ３を有してい
る。 ［効果］ 入力信号線の多重化後にカウント判定する回
路では、従来のような組み合わせ判定を必要としないた
めに、信号線の本数を増してもハ−ドウェア量が急激に
増加するということはなくなった。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器における警報
系に関し、特に、多数の警報信号中、２本以上警報が発
生しているか否かを判定するような多数決判定機能をも
った誤り検出器に関するものである。

【０００２】

【従来の技術】従来の誤り検出器を図３に示す。図３に
示された従来の検出器では、論理“１”の信号線が２本
以上存在するか否かを判定するために、まず信号線単位
に自信号と自信号以外の他信号に分離し、自信号が論理
“１”で且つ他信号が論理“１”であるかを判定し、こ
れらの信号線単位に判定した結果を論理ＯＲすることに
より出力していた。図面上他信号中の論理“１”の検出
は入力信号線に接続するｎ−１入力のＯＲ回路により、
また自信号論理“１”且つ他信号論理“１”の判定は２
入力ＡＮＤ回路により行なっている。

【０００３】

【発明が解決しようとする課題】上述した従来の誤り検
出器は、誤り判定を多入力ＯＲとＡＮＤゲ−トの組み合
わせで行なっており、回路構成が単純であるが、入力の
信号線数を増すと、この検出器のハ−ドウェア量は加速
度的に増加するという欠点がある。

【０００４】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規な誤り検
出器を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成する為
に、本発明に係る誤り検出器は、入力信号線単位に個々
に誤り判定する従来の方法ではハ−ドウェア量が増大す
ることから、入力信号線を個々に判定せず共通処理する
ことで解決しており、すなわち、入力信号線を一旦多重
化し、一定期間内に誤り信号線が２本以上か否かを判定
する方式で行なっている。この様な方式で行うと、入力
信号線を多重化する際に各信号を多重化パルスにてサン
プリングすることからサンプリング周期以下の瞬時誤り
（警報）が入力した場合には検出不可能となるが、この
課題については、瞬時誤りの最短時間はシステム設計上
で求まり、この最短時間よりも前記サンプリング周期を
短かく設定することで解決可能である。

【０００６】

【実施例】次に本発明をその好ましい一実施例について
図面を参照しながら具体的に説明する。

【０００７】図１は本発明の一実施例を示す回路ブロッ
ク構成図、又図２は各部の動作を示すタイミングチャ−
トである。

【０００８】図１において、多重化部１は、外部クロッ
ク１０５を入力し、多重化パルス１１１（φ１）、１１
２（φ２）、１１３（φ３）、.......１１４（φｎ）
を出力する多重化パルス発生カウンタ３と、各入力信号
１０１、１０２、１０３、１０４を多重化すべくＡＮＤ
回路ＡＮＤ１〜ＡＮＤｎ及びＯＲ回路ＯＲ１から成る回
路とにより構成され、カウント判定部２は例えばカウン
タとコンパレ−タにより構成され、多重化信号中に誤り
情報が２本以上含まれているか否かを判定するものであ
る。

【０００９】多重化信号の周期を示す信号であるリセッ
ト信号１１５によりカウント判定部２のカウンタ内の状
態はリセットされる。

【００１０】カウント判定部２のカウンタ内の状態を図
２の２１０に示す。出力１０７は前記カウント判定部２
の出力であり、図示の如く、入力信号が２本以上誤り信
号となった時に論理“１”を出力している。

【００１１】

【発明の効果】以上説明したように、本発明の誤り検出
器は、複数の信号線のパラレル信号をシリアル信号に変
換する多重化部と、その多重化信号を換算し、判定を行
うカウント判定部とを備えることにより、従来のものと
は全く異なるものであるが、総合的には従来と同じ出力
が得られている。

【００１２】これにより、本発明によれば、誤り検出す
べき入力線数が比較的多い場合にハ−ドウェア量の小規
模化を実現でき、従来不可能とされていた小スペ−ス内
に実装することができるようになる。

【図面の簡単な説明】

【図１】本発明に係る誤り検出器の一実施例を示す回路
ブロック構成図である。

【図２】本発明に係る誤り検出器の動作原理（タイミン
グチャ−ト）を示す図である。

【図３】従来における誤り検出器の回路ブロック構成図
である。

【符号の説明】

１…多重化部 ２…カウント判定部 ３…多重化パルス発生カウンタ

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【手続補正書】

【提出日】平成４年７月６日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の信号線中に誤り入力を示す論理
   “１”の信号線数が２本以上存在する時に誤りと判定し
   て論理“１”を出力し、前記誤り入力を示す信号線数が
   １本以下である時に誤りなしと判定して論理“０”を出
   力する誤り検出器において、複数の信号線を多重化手段
   にて多重化し、多重化後の信号を次段のカウント判定手
   段に入力し、前記多重化信号中の論理“１”を前記カウ
   ント判定部にて計数し、計数内容が２以上か否かを判定
   することにより出力することを特徴とする誤り検出器。
2. 【請求項２】 前記多重化手段は、前記各信号線をそれ
   ぞれ入力するＡＮＤ回路と該各ＡＮＤ回路の出力を入力
   するＯＲ回路と前記各ＡＮＤ回路に供給する多重化パル
   スを発生する多重化パルス発生カウンタとを有し、前記
   カウント判定手段は、前記ＯＲ回路から出力される論理
   “１”をカウントするカウンタと該カウンタの出力を判
   定するコンパレ−タとを有することを更に特徴とする請
   求項１に記載の誤り検出器。