JPH04354220A - スタートビット検出回路 - Google Patents
スタートビット検出回路Info
- Publication number
- JPH04354220A JPH04354220A JP3128118A JP12811891A JPH04354220A JP H04354220 A JPH04354220 A JP H04354220A JP 3128118 A JP3128118 A JP 3128118A JP 12811891 A JP12811891 A JP 12811891A JP H04354220 A JPH04354220 A JP H04354220A
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- detection circuit
- start bit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は調歩同期のデータ伝送に
係り、特に伝送データの前に置かれる低レベルＬ の状
態が一定ビット数だけ続くスタートビットを検出して入
力の高速クロックを計数し始めるカウンタのキャリー出
力により、後続データの調歩同期用の新しいクロックを
発生するカウンタのロード信号を出力させるスタートビ
ット検出回路に関する。調歩同期のデータ伝送において
は、前記スタートビットを検出して後続データを正しく
受信する方法が一般に用いられているが、伝送回線の状
況によって低レベルのスタートビットに過渡的な所謂ヒ
ゲが起きた場合でも， カウンタが誤動作せずに新しい
クロックを生成して後続データを正しく取り込むことを
可能にするスタートビット検出回路が望まれている。
係り、特に伝送データの前に置かれる低レベルＬ の状
態が一定ビット数だけ続くスタートビットを検出して入
力の高速クロックを計数し始めるカウンタのキャリー出
力により、後続データの調歩同期用の新しいクロックを
発生するカウンタのロード信号を出力させるスタートビ
ット検出回路に関する。調歩同期のデータ伝送において
は、前記スタートビットを検出して後続データを正しく
受信する方法が一般に用いられているが、伝送回線の状
況によって低レベルのスタートビットに過渡的な所謂ヒ
ゲが起きた場合でも， カウンタが誤動作せずに新しい
クロックを生成して後続データを正しく取り込むことを
可能にするスタートビット検出回路が望まれている。
【０００２】
【従来の技術】図４に調歩同期のデータ伝送の入力デー
タのフォーマットの例を示す。例えば各８ビットの伝送
データＤ７〜Ｄ０，パリティＰ の前に低レベルＬ が
一定ビット数だけ続くスタートビットＳ１と、前記伝送
データの後に高レベルＨ が同じビット数だけ続くスト
ップビットＳ２とが配置されて入力する。従来のスター
トビット検出回路は、図５の原回路の如く、先ず、立ち
下り検出回路１ にて、入力の各８ビットのシリアルデ
ータＤ７， Ｄ６─Ｄ０の前の低レベルＬ が一定ビッ
ト数だけ続くスタートビットＳ１の先頭の立下りエッヂ
を検出し、そのエッヂの検出出力により、入力の高速ク
ロックＣＫを計数するカウンタ２ を始動させ、そのカ
ウンタ２ の計数出力の一定カウント値を所定回数だけ
確認するサンプリングによるか、又は図６の改良型の如
く、スタートビットＳ１の全体と２分周して任意の偶数
ｎに分けてカウンタ２が入力クロックＣＫを計数したカ
ウント値を， その２分周した回数ｎだけ確認するサン
プリングによって、スタートビットＳ１を検出する構成
となっていた。
タのフォーマットの例を示す。例えば各８ビットの伝送
データＤ７〜Ｄ０，パリティＰ の前に低レベルＬ が
一定ビット数だけ続くスタートビットＳ１と、前記伝送
データの後に高レベルＨ が同じビット数だけ続くスト
ップビットＳ２とが配置されて入力する。従来のスター
トビット検出回路は、図５の原回路の如く、先ず、立ち
下り検出回路１ にて、入力の各８ビットのシリアルデ
ータＤ７， Ｄ６─Ｄ０の前の低レベルＬ が一定ビッ
ト数だけ続くスタートビットＳ１の先頭の立下りエッヂ
を検出し、そのエッヂの検出出力により、入力の高速ク
ロックＣＫを計数するカウンタ２ を始動させ、そのカ
ウンタ２ の計数出力の一定カウント値を所定回数だけ
確認するサンプリングによるか、又は図６の改良型の如
く、スタートビットＳ１の全体と２分周して任意の偶数
ｎに分けてカウンタ２が入力クロックＣＫを計数したカ
ウント値を， その２分周した回数ｎだけ確認するサン
プリングによって、スタートビットＳ１を検出する構成
となっていた。
【０００３】
【発明が解決しようとする課題】従来のスタートビット
検出回路は、上述の図５の原回路では、スタートビット
Ｓ１に対するサンプル回数が固定となっている為に、低
レベルＬ のスタートビットＳ１の間に誤パルスが発生
した場合も同じ数だけ計数し、受信側で多数決を行う構
成となっている場合や、正確なデータを１回だけ取り込
む構成の場合は、前者ではサンプル回数が少ない方が良
い結果となるし、後者ではサンプル回数が多い方が良い
結果となるため、受信側の回路の構成によって良い結果
を得る為にはハード等の変更が必要となる。又、図６の
改良型の如く、サンプル回数を任意に変更できる様にし
た場合でも、スタートビットＳ１の全体をサンプリング
している為に、其のビット長が変更された場合は、後続
データが正常であっても、その前のスタートビットＳ１
を正しく認識出来ずに後続データを正しく取り込むこと
が出来ないといった問題が生じていた。本発明の目的は
、受信側の回路の構成によってハード等の変更が必要と
ならず、スタートビット全体のビット長が変更された場
合でも該スタートビットを誤認識せずに後続データを正
しく取り込めるスタートビット検出回路を提供すること
にある。
検出回路は、上述の図５の原回路では、スタートビット
Ｓ１に対するサンプル回数が固定となっている為に、低
レベルＬ のスタートビットＳ１の間に誤パルスが発生
した場合も同じ数だけ計数し、受信側で多数決を行う構
成となっている場合や、正確なデータを１回だけ取り込
む構成の場合は、前者ではサンプル回数が少ない方が良
い結果となるし、後者ではサンプル回数が多い方が良い
結果となるため、受信側の回路の構成によって良い結果
を得る為にはハード等の変更が必要となる。又、図６の
改良型の如く、サンプル回数を任意に変更できる様にし
た場合でも、スタートビットＳ１の全体をサンプリング
している為に、其のビット長が変更された場合は、後続
データが正常であっても、その前のスタートビットＳ１
を正しく認識出来ずに後続データを正しく取り込むこと
が出来ないといった問題が生じていた。本発明の目的は
、受信側の回路の構成によってハード等の変更が必要と
ならず、スタートビット全体のビット長が変更された場
合でも該スタートビットを誤認識せずに後続データを正
しく取り込めるスタートビット検出回路を提供すること
にある。
【０００４】
【課題を解決するための手段】この目的は、伝送データ
の前に置かれる低レベルＬ のスタートビットＳ１をサ
ンプルし計数する箇所を、其のスタートビット全体のビ
ット長の前半とし、その前半を任意回数だけサンプリン
グする様にした本発明によって達成される。即ち、本発
明の基本構成を示す図１の原理図を参照し、入力のシリ
アルデータの立下りエッヂを検出し低レベルＬのスター
トビットＳ１の先頭を検出する立下りエッヂ検出回路１
と、該検出回路１ の検出出力により始動して入力の
高速クロックＣＫを計数するカウンタ２ と、該カウン
タ２ の前記スタートビットＳ１の全ビット分と順次半
分の最上位Ｑ Ｄ を除く下位のカウント出力Ｑ Ａ
〜Ｑ Ｃを外部入力Ｓ１，Ｓ２により任意の数ｎ に分
けた其の１個を選択するセレクタ３ と、該セレクタの
出力と前記カウンタの最上位Ｑ Ｄ のカウント出力と
の論理積をとるゲート４と、該ゲート４の出力により一
定時間幅のパルスを発生するパルス発生器５ と、該パ
ルス発生器の出力と前記立下りエッヂ検出回路１ の出
力との一致／ 不一致を判定する比較器６を具え、該比
較器６の一致出力により前記カウンタ２ のデータサン
プル用の高速クロックＣＫを計数し始めるロード信号と
してスタートビットＳ１の全体の前半分のクロックＣＫ
を １／ｎに分けて計数するようにした本発明によって
達成される。
の前に置かれる低レベルＬ のスタートビットＳ１をサ
ンプルし計数する箇所を、其のスタートビット全体のビ
ット長の前半とし、その前半を任意回数だけサンプリン
グする様にした本発明によって達成される。即ち、本発
明の基本構成を示す図１の原理図を参照し、入力のシリ
アルデータの立下りエッヂを検出し低レベルＬのスター
トビットＳ１の先頭を検出する立下りエッヂ検出回路１
と、該検出回路１ の検出出力により始動して入力の
高速クロックＣＫを計数するカウンタ２ と、該カウン
タ２ の前記スタートビットＳ１の全ビット分と順次半
分の最上位Ｑ Ｄ を除く下位のカウント出力Ｑ Ａ
〜Ｑ Ｃを外部入力Ｓ１，Ｓ２により任意の数ｎ に分
けた其の１個を選択するセレクタ３ と、該セレクタの
出力と前記カウンタの最上位Ｑ Ｄ のカウント出力と
の論理積をとるゲート４と、該ゲート４の出力により一
定時間幅のパルスを発生するパルス発生器５ と、該パ
ルス発生器の出力と前記立下りエッヂ検出回路１ の出
力との一致／ 不一致を判定する比較器６を具え、該比
較器６の一致出力により前記カウンタ２ のデータサン
プル用の高速クロックＣＫを計数し始めるロード信号と
してスタートビットＳ１の全体の前半分のクロックＣＫ
を １／ｎに分けて計数するようにした本発明によって
達成される。
【０００５】
【作用】本発明では、外部入力Ｓ１，Ｓ２により、カウ
ンタ２ の最上位Ｑ Ｄ を除く下位のカウント出力Ｑ
Ａ 〜Ｑ Ｃ の１つを選択するセレクタ３ を制御
し、スタートビットＳ１の全ビット分と其の半分のカウ
ント出力を任意の数ｎ に分けて其の１個を選択する。 そして、ゲート４ にて前記カウンタの最上位のカウン
ト出力Ｑ Ｄ との論理積をとり、そのゲート４ の出
力でパルス発生器５ を駆動して一定時間幅のパルスを
発生することにより、スタートビットＳ１をサンプルす
る。そして比較器６ で其のサンプル出力と前記立下り
エッヂ検出回路１ の出力との一致を出力する事で、サ
ンプル回数を変えることが出来る。更にゲート４ で該
セレクタ３の出力と前記カウンタの最上位のカウント出
力Ｑ Ｄ との論理積をとる事により，スタートビット
Ｓ１の前半だけをサンプルするため，外部入力Ｓ１，Ｓ
２により、スタートビットＳ１の全体のビット長の変更
や又受け側の回路の構成に対応して任意にサンプル回数
ｎを変えることが出来る。
ンタ２ の最上位Ｑ Ｄ を除く下位のカウント出力Ｑ
Ａ 〜Ｑ Ｃ の１つを選択するセレクタ３ を制御
し、スタートビットＳ１の全ビット分と其の半分のカウ
ント出力を任意の数ｎ に分けて其の１個を選択する。 そして、ゲート４ にて前記カウンタの最上位のカウン
ト出力Ｑ Ｄ との論理積をとり、そのゲート４ の出
力でパルス発生器５ を駆動して一定時間幅のパルスを
発生することにより、スタートビットＳ１をサンプルす
る。そして比較器６ で其のサンプル出力と前記立下り
エッヂ検出回路１ の出力との一致を出力する事で、サ
ンプル回数を変えることが出来る。更にゲート４ で該
セレクタ３の出力と前記カウンタの最上位のカウント出
力Ｑ Ｄ との論理積をとる事により，スタートビット
Ｓ１の前半だけをサンプルするため，外部入力Ｓ１，Ｓ
２により、スタートビットＳ１の全体のビット長の変更
や又受け側の回路の構成に対応して任意にサンプル回数
ｎを変えることが出来る。
【０００６】
【実施例】図２は本発明の実施例のスタートビット検出
回路の構成を示すブロック図であり、図３はその動作を
説明するためのタイムチャートであって、其のスタート
ビットの数が１６ビットの場合の例である。図２と図３
を用いて本実施例の動作を説明する。
回路の構成を示すブロック図であり、図３はその動作を
説明するためのタイムチャートであって、其のスタート
ビットの数が１６ビットの場合の例である。図２と図３
を用いて本実施例の動作を説明する。
【０００７】図２において、立下りエッヂ検出回路１
は、先に説明した図４のフォーマットをもつ入力シリア
ルデータＤｉｎを， 別入力の高速クロックＣＫにより
， 順に保持する２段縦続の Ｄフリップフロップ１１
，１２ と、其の各 Ｑ出力（Ａ），（Ｂ） のオアを
取るオア回路１３と、其のオア出力（Ｆ）を一時保持し
出力（Ｃ） をＱ 端から出力する Ｄフリップフロッ
プ１４と、その Ｑ出力（Ｃ） と後述の比較器６ の
出力（Ｄ） とのオアを取り出力（Ｈ） を出力するオ
ア回路１５とから構成される。カウンタ２ は、ロード
式の１６進のカウンタで構成され、前記立下りエッヂ検
出回路１ のオア回路１５の出力（Ｈ）の反転出力をロ
ード信号とし，比較器６ の出力（Ｄ）をイネーブル信
号として，入力の高速クロックＣＫを計数する。そして
計数出力（Ｋ）として最下位の出力ＱＡ，２分周した次
の出力Ｑ Ｂ，更に２分周したその次の出力Ｑ Ｃ，最
後に２分周した最上位の出力Ｑ Ｄ と、１６個のクロ
ックＣＫの計数毎に桁上げして出力されるキャリーＣａ
とを出力する。
は、先に説明した図４のフォーマットをもつ入力シリア
ルデータＤｉｎを， 別入力の高速クロックＣＫにより
， 順に保持する２段縦続の Ｄフリップフロップ１１
，１２ と、其の各 Ｑ出力（Ａ），（Ｂ） のオアを
取るオア回路１３と、其のオア出力（Ｆ）を一時保持し
出力（Ｃ） をＱ 端から出力する Ｄフリップフロッ
プ１４と、その Ｑ出力（Ｃ） と後述の比較器６ の
出力（Ｄ） とのオアを取り出力（Ｈ） を出力するオ
ア回路１５とから構成される。カウンタ２ は、ロード
式の１６進のカウンタで構成され、前記立下りエッヂ検
出回路１ のオア回路１５の出力（Ｈ）の反転出力をロ
ード信号とし，比較器６ の出力（Ｄ）をイネーブル信
号として，入力の高速クロックＣＫを計数する。そして
計数出力（Ｋ）として最下位の出力ＱＡ，２分周した次
の出力Ｑ Ｂ，更に２分周したその次の出力Ｑ Ｃ，最
後に２分周した最上位の出力Ｑ Ｄ と、１６個のクロ
ックＣＫの計数毎に桁上げして出力されるキャリーＣａ
とを出力する。
【０００８】セレクタ３ は、３個並列のオア回路３１
，３２，３３と其の各オア出力のアンドを取るアンド回
路３４とから構成され、其のオア回路３１が前記カウン
タ２ の計数出力（Ｋ）の最下位の出力Ｑ Ａ と外部
入力Ｓ１，Ｓ２とのオアを取り、オア回路３２が前記カ
ウンタ２ の計数出力（Ｋ）の最下位から次の出力ＱＢ
と外部入力Ｓ１，Ｓ２とのオアを取り、オア回路３３
が前記カウンタ２ の計数出力（Ｋ）の次の出力Ｑ Ｃ
と外部入力Ｓ１，Ｓ２とのオアを取る。そしてアンド
回路３４が、３個のオア回路３１，３２，３３の各オア
出力のアンドを取り、セレクタ３ の出力（Ｌ）−■，
（Ｌ）−■， （Ｌ）−■とする。ゲート４ はアン
ドゲート４１であり、前記セレクタ３ のアンド回路３
４の出力と前記カウンタ２の計数出力（Ｋ）の最下位の
出力Ｑ Ａ とのアンドを取り， そのアンド出力（Ｏ
） の■■■により， パルス発生器５ を駆動する。 パルス発生器５ は、Ｄ フリップフロップ５１とアン
ド回路５２から成るワンショットマルチであり、其の
Ｄフリップフロップ５１が、前記ゲート４ のアンドゲ
ート４１の出力を Ｄ端に入力し， 入力クロックＣＫ
で Ｑ端から出力（Ｅ） を出力してアンド回路５２に
入力する。そのアンド回路５２は、前記 Ｄフリップフ
ロップ５１の出力（Ｅ）と前記アンドゲート４１の出力
（Ｏ） の■■■とを入力してアンドを取り、そのアン
ド出力（Ｎ）を比較器６ へ入力する。比較器６は、ア
ンド回路６１， ノア回路６２， オア回路６３， Ｊ
−Ｋフリップフロップ６４とから構成され、そのアンド
回路６１が、前記ワンショットマルチのアンド回路５２
の出力（Ｎ）と前記立下りエッヂ検出回路１ の Ｄフ
リップフロップ１２の Ｑ出力（Ｂ）とのアンドを取り
、其のアンド出力（Ｉ）を、ノア回路６２とオア回路６
３とに入力する。
，３２，３３と其の各オア出力のアンドを取るアンド回
路３４とから構成され、其のオア回路３１が前記カウン
タ２ の計数出力（Ｋ）の最下位の出力Ｑ Ａ と外部
入力Ｓ１，Ｓ２とのオアを取り、オア回路３２が前記カ
ウンタ２ の計数出力（Ｋ）の最下位から次の出力ＱＢ
と外部入力Ｓ１，Ｓ２とのオアを取り、オア回路３３
が前記カウンタ２ の計数出力（Ｋ）の次の出力Ｑ Ｃ
と外部入力Ｓ１，Ｓ２とのオアを取る。そしてアンド
回路３４が、３個のオア回路３１，３２，３３の各オア
出力のアンドを取り、セレクタ３ の出力（Ｌ）−■，
（Ｌ）−■， （Ｌ）−■とする。ゲート４ はアン
ドゲート４１であり、前記セレクタ３ のアンド回路３
４の出力と前記カウンタ２の計数出力（Ｋ）の最下位の
出力Ｑ Ａ とのアンドを取り， そのアンド出力（Ｏ
） の■■■により， パルス発生器５ を駆動する。 パルス発生器５ は、Ｄ フリップフロップ５１とアン
ド回路５２から成るワンショットマルチであり、其の
Ｄフリップフロップ５１が、前記ゲート４ のアンドゲ
ート４１の出力を Ｄ端に入力し， 入力クロックＣＫ
で Ｑ端から出力（Ｅ） を出力してアンド回路５２に
入力する。そのアンド回路５２は、前記 Ｄフリップフ
ロップ５１の出力（Ｅ）と前記アンドゲート４１の出力
（Ｏ） の■■■とを入力してアンドを取り、そのアン
ド出力（Ｎ）を比較器６ へ入力する。比較器６は、ア
ンド回路６１， ノア回路６２， オア回路６３， Ｊ
−Ｋフリップフロップ６４とから構成され、そのアンド
回路６１が、前記ワンショットマルチのアンド回路５２
の出力（Ｎ）と前記立下りエッヂ検出回路１ の Ｄフ
リップフロップ１２の Ｑ出力（Ｂ）とのアンドを取り
、其のアンド出力（Ｉ）を、ノア回路６２とオア回路６
３とに入力する。
【０００９】ノア回路６２は、其のアンド回路６１の出
力（Ｉ）と前記立下りエッヂ検出回路１ のＤフリップ
フロップ１４の出力（Ｃ） と後記のクロック生成用Ｌ
ＯＡＤ信号発生器７ の Ｊ−Ｋフリップフロップ７３
の出力（Ｍ） との ＯＲ を取り反転したその出力（
Ｊ）を、Ｊ−Ｋフリップフロップ６４の Ｊ入力とする
。そしてオア回路６３が、アンド回路６１の出力（Ｉ）
と前記クロック生成用ＬＯＡＤ信号発生器７ の Ｊ
−Ｋフリップフロップ７３の出力（Ｍ） との ＯＲを
取り， その出力（Ｇ） を、Ｊ−Ｋフリップフロップ
６４のＫ入力とする。前記クロック生成用ＬＯＡＤ信号
発生器７ の Ｊ−Ｋフリップフロップ７３は、オア回
路７１で， 前記カウンタ２ の桁上げのキャリー出力
Ｃａと外部入力のビットカウント出力との ＯＲ を取
った出力を Ｊ入力とし， ノア回路７２で，前記キャ
リー出力Ｃａと外部入力のビットカウント出力との Ｎ
ＯＲを取った出力を Ｋ入力として， 入力クロックＣ
Ｋで Ｊ−Ｋ処理し、その処理出力（Ｍ） を、前記の
如く、比較記６ のアンド回路６１へ入力するが、同時
に、スタートビット検出回路の出力として次段へ出力す
る出力ゲート８ のオアゲート８１に入力され、前記立
下りエッヂ検出回路１ のオア回路１５の出力（Ｈ）と
のオアを取り， そのオア出力が、次段の調歩同期用ク
ロック発生回路１００ へ其のＬＯＡＤ信号として送出
される。
力（Ｉ）と前記立下りエッヂ検出回路１ のＤフリップ
フロップ１４の出力（Ｃ） と後記のクロック生成用Ｌ
ＯＡＤ信号発生器７ の Ｊ−Ｋフリップフロップ７３
の出力（Ｍ） との ＯＲ を取り反転したその出力（
Ｊ）を、Ｊ−Ｋフリップフロップ６４の Ｊ入力とする
。そしてオア回路６３が、アンド回路６１の出力（Ｉ）
と前記クロック生成用ＬＯＡＤ信号発生器７ の Ｊ
−Ｋフリップフロップ７３の出力（Ｍ） との ＯＲを
取り， その出力（Ｇ） を、Ｊ−Ｋフリップフロップ
６４のＫ入力とする。前記クロック生成用ＬＯＡＤ信号
発生器７ の Ｊ−Ｋフリップフロップ７３は、オア回
路７１で， 前記カウンタ２ の桁上げのキャリー出力
Ｃａと外部入力のビットカウント出力との ＯＲ を取
った出力を Ｊ入力とし， ノア回路７２で，前記キャ
リー出力Ｃａと外部入力のビットカウント出力との Ｎ
ＯＲを取った出力を Ｋ入力として， 入力クロックＣ
Ｋで Ｊ−Ｋ処理し、その処理出力（Ｍ） を、前記の
如く、比較記６ のアンド回路６１へ入力するが、同時
に、スタートビット検出回路の出力として次段へ出力す
る出力ゲート８ のオアゲート８１に入力され、前記立
下りエッヂ検出回路１ のオア回路１５の出力（Ｈ）と
のオアを取り， そのオア出力が、次段の調歩同期用ク
ロック発生回路１００ へ其のＬＯＡＤ信号として送出
される。
【００１０】
【発明の効果】以上説明した如く、本発明によれば、デ
ータ伝送の受け側のシステムを意識せずに， 回線状況
によりデータの調歩同期用の生成クロックの精度を変え
る事が出来るので、データの調歩同期伝送の伝送品質を
向上する効果が得られる。
ータ伝送の受け側のシステムを意識せずに， 回線状況
によりデータの調歩同期用の生成クロックの精度を変え
る事が出来るので、データの調歩同期伝送の伝送品質を
向上する効果が得られる。
【図１】 本発明のスタートビット検出回路の基本構
成を示す原理図
成を示す原理図
【図２】 本発明の実施例のスタートビット検出回路
のブロック図
のブロック図
【図３】 本発明の実施例の動作を説明するためのタ
イムチャート
イムチャート
【図４】 本発明のスタートビット検出回路の入力デ
ータのフォーマット例
ータのフォーマット例
【図５】 従来のスタートビット検出回路（原回路）
のブロック図
のブロック図
【図６】 従来のスタートビット検出回路（改良型）
のブロック図
のブロック図
１は立下りエッヂ検出回路、２はカウンタ、３はセレク
タ、４はゲート、５はパルス発生器でワンショットマル
チ、６は比較器である。
タ、４はゲート、５はパルス発生器でワンショットマル
チ、６は比較器である。
Claims (1)
- 【請求項１】 伝送データの前に置かれるスタートビ
ットを検出して高速クロックを計数し後続データの調歩
同期用の新しいクロックを発生するカウンタを駆動する
ロード信号を出力するスタートビット検出回路であって
、入力のシリアルデータの立下りエッヂを検出し伝送デ
ータの前の低レベルＬ のスタートビット（Ｓ）の先頭
位置を検出する立下りエッヂ検出回路（１）と、該検出
回路の検出出力により始動して入力の高速クロック（Ｃ
Ｋ）を計数するカウンタ（２）と、該カウンタの出力の
前記スタートビット全体と其の半分の下位のカウント出
力（ＱＡ 〜ＱＣ ）を外部入力（Ｓ１，Ｓ２）により
任意の数（ｎ）に分けた其の１個を選択するセレクタ（
３）と、該セレクタの出力と前記カウンタの最上位のカ
ウント出力（ＱＤ ） との論理和をとるゲート（４）
と、該ゲートの出力により一定時間幅のパルスを発生す
るパルス発生器（５） と、該パルス発生器の出力と前
記立下りエッヂ検出回路（１）の出力との一致／ 不一
致を判定する比較器（６） を具え、該比較器の一致出
力により前記立下りエッヂ検出回路（１）の出力を該カ
ウンタのロード信号として前記スタートビット全体の前
半分のクロック（ＣＫ）を任意の数（ｎ）に分けて計数
させることを特徴としたスタートビット検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128118A JPH04354220A (ja) | 1991-05-31 | 1991-05-31 | スタートビット検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128118A JPH04354220A (ja) | 1991-05-31 | 1991-05-31 | スタートビット検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354220A true JPH04354220A (ja) | 1992-12-08 |
Family
ID=14976826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3128118A Withdrawn JPH04354220A (ja) | 1991-05-31 | 1991-05-31 | スタートビット検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003052679A3 (de) * | 2001-12-14 | 2003-09-18 | Siemens Ag | Verfahren zur korrektur des beginns der abtastung einer seriellen bitfolge eines ausgangssignals eines filters |
-
1991
- 1991-05-31 JP JP3128118A patent/JPH04354220A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003052679A3 (de) * | 2001-12-14 | 2003-09-18 | Siemens Ag | Verfahren zur korrektur des beginns der abtastung einer seriellen bitfolge eines ausgangssignals eines filters |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62243416A (ja) | スリツプ条件の検出回路 | |
| JPH04354220A (ja) | スタートビット検出回路 | |
| JP2702773B2 (ja) | データモニタ装置 | |
| JP2001168853A (ja) | 調歩同期式シリアルデータ転送装置のデータ受信回路 | |
| JPS6311870A (ja) | 周波数が変化するパルスの衝撃係数測定装置 | |
| US5832033A (en) | Clock disturbance detection based on ratio of main clock and subclock periods | |
| KR100209715B1 (ko) | 인터럽트 발생 회로 | |
| JPS58182352A (ja) | デジタルデ−タ受信回路 | |
| JPH0117177B2 (ja) | ||
| JP3538163B2 (ja) | 非同期パルス信号取り込み回路 | |
| JP2961750B2 (ja) | マイクロコンピュータ | |
| KR930010918B1 (ko) | 분산형 프레임 구조의 병렬 프레임 검출회로 | |
| JPH04360334A (ja) | 調歩同期受信回路 | |
| JPH0575562A (ja) | ポインタ処理装置 | |
| JPH04336724A (ja) | シリアル受信装置 | |
| JP3038948B2 (ja) | フレーム同期回路 | |
| JPH0749428Y2 (ja) | 光電スイッチ回路 | |
| JPH08237241A (ja) | シリアルデータ通信の受信クロック生成回路 | |
| JPH11212663A (ja) | クロック信号断検出回路 | |
| JPH05153191A (ja) | データ受信回路 | |
| JPH08102732A (ja) | フレーム同期回路 | |
| JPH04291847A (ja) | スタートビット検出回路 | |
| GB2288956A (en) | Error detection circuit | |
| JPH0514319A (ja) | 誤り検出器 | |
| JPS62144444A (ja) | パルス幅変調シリアルデ−タ受信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |