JPH0514326A - クロツク・データ間の位相補正回路 - Google Patents
クロツク・データ間の位相補正回路Info
- Publication number
- JPH0514326A JPH0514326A JP3166694A JP16669491A JPH0514326A JP H0514326 A JPH0514326 A JP H0514326A JP 3166694 A JP3166694 A JP 3166694A JP 16669491 A JP16669491 A JP 16669491A JP H0514326 A JPH0514326 A JP H0514326A
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- JP
- Japan
- Prior art keywords
- clock
- data
- transmission
- phase correction
- reception
- Prior art date
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】不連続クロックを使用するシリアルデータ伝送
路でデータ伝送不良を減少させる。 【構成】送信装置１と伝送中継装置２間、伝送中継装置
２と受信装置３間は不連続クロックを使用するシリアル
データ伝送路であるが、伝送路の様々な条件によりクロ
ックとデータ間に位相ずれが発生する可能性がある。そ
こで、伝送中継装置２内にクロック・データ間の位相補
正回路を設け、伝送中継装置２が受信したときの位相差
を補正して送信する方式とする。
路でデータ伝送不良を減少させる。 【構成】送信装置１と伝送中継装置２間、伝送中継装置
２と受信装置３間は不連続クロックを使用するシリアル
データ伝送路であるが、伝送路の様々な条件によりクロ
ックとデータ間に位相ずれが発生する可能性がある。そ
こで、伝送中継装置２内にクロック・データ間の位相補
正回路を設け、伝送中継装置２が受信したときの位相差
を補正して送信する方式とする。
Description
【０００１】
【産業上の利用分野】本発明は伝送路上のデータ転送方
式に関する。
式に関する。
【０００２】
【従来の技術】従来のクロック・データ間の位相補正技
術は特開昭５８−１０１５９５号公報により開示されて
いる。しかし、この方式では連続クロックの転送につい
てしか考慮されていなかった。
術は特開昭５８−１０１５９５号公報により開示されて
いる。しかし、この方式では連続クロックの転送につい
てしか考慮されていなかった。
【０００３】
【発明が解決しようとする課題】上記従来技術はシリア
ルデータを不連続なクロックにより伝送する場合の考慮
がされていなかった。
ルデータを不連続なクロックにより伝送する場合の考慮
がされていなかった。
【０００４】本発明の目的は、上記の点について解決す
ることにあり、さらに伝送語数に関係なく動作すること
にある。
ることにあり、さらに伝送語数に関係なく動作すること
にある。
【０００５】
【課題を解決するための手段】上記目的を達するため
に、本発明は受信する不連続クロックの終了を検出し、
また、その間受信するデータを蓄積し、受信クロックと
同周期で位相が違う送信クロックに位相を合わせてデー
タを送信するようにした。
に、本発明は受信する不連続クロックの終了を検出し、
また、その間受信するデータを蓄積し、受信クロックと
同周期で位相が違う送信クロックに位相を合わせてデー
タを送信するようにした。
【０００６】
【作用】伝送中継装置が受信するクロックは任意の不連
続クロックで、それに付髄するデータはクロックの立下
がりに同期しており、本発明は伝送中継装置が受信する
クロックの開始と終了を検出し、終了を検出する時間と
受信クロックと同周期で位相が違う送信クロックに同期
させる時間、受信データをデータレジスタに保持し、上
記時間の後、送信クロックに位相を合わせてデータを、
順次、送信するように動作する。
続クロックで、それに付髄するデータはクロックの立下
がりに同期しており、本発明は伝送中継装置が受信する
クロックの開始と終了を検出し、終了を検出する時間と
受信クロックと同周期で位相が違う送信クロックに同期
させる時間、受信データをデータレジスタに保持し、上
記時間の後、送信クロックに位相を合わせてデータを、
順次、送信するように動作する。
【０００７】このためデータ伝送語数が可変であって
も、受信データがデータレジスタにラッチ可能であれば
送信クロックは本回路内で作成しているので誤動作する
ことはない。
も、受信データがデータレジスタにラッチ可能であれば
送信クロックは本回路内で作成しているので誤動作する
ことはない。
【０００８】
【実施例】以下、本発明の実施例を図１ないし図６によ
り説明する。
り説明する。
【０００９】図１にシステムブロック図を示す。本シス
テムは、送信装置１、伝送中継装置２、受信装置３より
構成される。各装置間は、それぞれ、ケーブルで接続さ
れている。
テムは、送信装置１、伝送中継装置２、受信装置３より
構成される。各装置間は、それぞれ、ケーブルで接続さ
れている。
【００１０】図２に伝送中継装置のブロック図を示す。
これは、クロック数検出回路２１、データ取り込みクロ
ック作成回路２２、４ビットデータレジスタ２３、４−
１セレクタ２４、クロックバッファ２５、データバッフ
ァ２６から構成される。
これは、クロック数検出回路２１、データ取り込みクロ
ック作成回路２２、４ビットデータレジスタ２３、４−
１セレクタ２４、クロックバッファ２５、データバッフ
ァ２６から構成される。
【００１１】図１において送信装置１と伝送中継装置２
間、伝送中継装置２と受信装置３間はシリアルデータ伝
送インタフェースであり、伝送クロックとデータは図４
のＲＣＫ，ＲＤＡＴに示す関係となっており、クロック
は不連続でデューティ５０％であり、データはクロック
の立下がりに同期している。次に図２における各部分の
動作について述べる。
間、伝送中継装置２と受信装置３間はシリアルデータ伝
送インタフェースであり、伝送クロックとデータは図４
のＲＣＫ，ＲＤＡＴに示す関係となっており、クロック
は不連続でデューティ５０％であり、データはクロック
の立下がりに同期している。次に図２における各部分の
動作について述べる。
【００１２】クロック数検出回路２１は受信クロックＲ
ＣＫのクロック数を伝送中継装置内部クロックＳＣＫ０
と計数比較することで受信クロックＲＣＫのクロック数
を検出すると共に、検出したクロック数より送信クロッ
クＳＣＫ１及び送信データＳＤＡＴの制御を行なう。デ
ータ取り込みクロック作成回路２２は受信クロックＲＣ
Ｋより４ビットデータレジスタ２３のデータラッチタイ
ミングを作成する。４ビットデータレジスタ２３はデー
タ取り込みクロック作成回路２２で作成された各データ
ラッチタイミングにより、受信データＲＤＡＴを４ビッ
トパラレルでラッチするデータレジスタであり、送信タ
イミングまで受信データを保持する。４−１セレクタ２
４は、クロック数検出回路２１で作成したレジスタ選択
信号により、データをレジスタ選択する。クロックバッ
ファ２５、データバッファ２６はクロック数検出回路２
１で作成した送信制御信号により、送信クロックＳＣＫ
１、送信データＳＤＡＴを送信制御するゲートである。
ＣＫのクロック数を伝送中継装置内部クロックＳＣＫ０
と計数比較することで受信クロックＲＣＫのクロック数
を検出すると共に、検出したクロック数より送信クロッ
クＳＣＫ１及び送信データＳＤＡＴの制御を行なう。デ
ータ取り込みクロック作成回路２２は受信クロックＲＣ
Ｋより４ビットデータレジスタ２３のデータラッチタイ
ミングを作成する。４ビットデータレジスタ２３はデー
タ取り込みクロック作成回路２２で作成された各データ
ラッチタイミングにより、受信データＲＤＡＴを４ビッ
トパラレルでラッチするデータレジスタであり、送信タ
イミングまで受信データを保持する。４−１セレクタ２
４は、クロック数検出回路２１で作成したレジスタ選択
信号により、データをレジスタ選択する。クロックバッ
ファ２５、データバッファ２６はクロック数検出回路２
１で作成した送信制御信号により、送信クロックＳＣＫ
１、送信データＳＤＡＴを送信制御するゲートである。
【００１３】以下データ取込みクロック作成回路２２、
クロック数検出回路２１の動作を詳細に説明する。
クロック数検出回路２１の動作を詳細に説明する。
【００１４】図３にデータ取込みクロック作成回路の構
成図を示す。又、伝送データ数が八個の場合の動作タイ
ミングチャートを図４に示す。本回路の初期状態におい
てＤ−Ｆ．Ｆ．２２２のＱｎ出力は１になっている。受
信クロックＲＣＫを受信するとその１クロック目の立上
りによりＤＣＫ０は０→１へと変化し、二クロック目で
ＤＣＫが０→１と変化する。この時Ｄ−Ｆ．Ｆ．２２２
のＤ入力には１が設定され受信クロックＲＣＫの二クロ
ック目でＱｎを１→０へと変化させ、受信クロックＲＣ
Ｋの三クロック目でＤＣＫ２は０→１へ、ＤＣＫ０は１
→０へと変化する。四クロック目ではＤＣＫ３が０→
１、ＤＣＫ１が１→０と変化し、この時Ｄ−Ｆ．Ｆ．２
２２のＤ入力は０となり、受信クロックＲＣＫの四クロ
ック目でＱｎは０→１へと変化する。五クロック目以後
はこれと同様の動作を行なう。
成図を示す。又、伝送データ数が八個の場合の動作タイ
ミングチャートを図４に示す。本回路の初期状態におい
てＤ−Ｆ．Ｆ．２２２のＱｎ出力は１になっている。受
信クロックＲＣＫを受信するとその１クロック目の立上
りによりＤＣＫ０は０→１へと変化し、二クロック目で
ＤＣＫが０→１と変化する。この時Ｄ−Ｆ．Ｆ．２２２
のＤ入力には１が設定され受信クロックＲＣＫの二クロ
ック目でＱｎを１→０へと変化させ、受信クロックＲＣ
Ｋの三クロック目でＤＣＫ２は０→１へ、ＤＣＫ０は１
→０へと変化する。四クロック目ではＤＣＫ３が０→
１、ＤＣＫ１が１→０と変化し、この時Ｄ−Ｆ．Ｆ．２
２２のＤ入力は０となり、受信クロックＲＣＫの四クロ
ック目でＱｎは０→１へと変化する。五クロック目以後
はこれと同様の動作を行なう。
【００１５】ＤＣＫ０〜３は図２に示す４ビットデータ
レジスタのそれぞれのラッチタイミングであり、４ビッ
トデータレジスタは、各ＤＣＫの立上りエッヂでデータ
を取込む。よって受信クロックＲＣＫ４クロックで１サ
イクルの動作を行なうため、クロック数が任意の値であ
っても、データレジスタに取り込むことは可能となる。
レジスタのそれぞれのラッチタイミングであり、４ビッ
トデータレジスタは、各ＤＣＫの立上りエッヂでデータ
を取込む。よって受信クロックＲＣＫ４クロックで１サ
イクルの動作を行なうため、クロック数が任意の値であ
っても、データレジスタに取り込むことは可能となる。
【００１６】図５にクロック数検出回路の構成図を示
す。本回路は、ＳＲ−Ｆ.Ｆ.２１０、Ｄ−Ｆ．Ｆ．２１
０〜２１３，２１７〜２１９、ＣＮＴ２１４，２１５、
ＣＭＰ２１６、ＡＮＤゲート２１ａ〜２１ｅから構成さ
れる。また、図６に伝送データ数が五個の場合のクロッ
ク数検出の動作タイミングチャートを示す。伝送中継装
置内部クロックＳＣＫ０と受信クロックＲＣＫは同周
期、同デューティであるがＳＣＫ０は連続、ＲＣＫは不
連続クロックであり、また位相差は保証されない。Ｆ．
Ｆ．２１０〜２１３は、受信クロックＲＣＫの内部クロ
ックＳＣＫ０への同期化とクロック長を保持する。ＲＣ
Ｋを受信するとＦ．Ｆ．２１０は０→１へと変化し、
Ｆ．Ｆ．２１１〜２１３はＦ．Ｆ．２１０の出力とＳＣ
Ｋ０及びＳＣＫ０と位相が１８０゜ずれたＳＣＫ０ｎに
より順に０→１へと変化する。ＣＮＴ２１４は受信クロ
ックＲＣＫのクロック数を計数し、ＣＮＴ２１５はＦ.
Ｆ.212の出力タイミングより内部クロックＳＣＫ０のク
ロック数を計数する。ＣＮＴ２１４は常時イネーブル状
態、つまり、常時ＲＣＫ受信可状態となっており、ＲＣ
Ｋにより０→１→２→３→４→５と変化していき最後の
クロックを受信した以後その値を保持している。ＣＮＴ
２１５はＦ．Ｆ．２１２（＠）の出力をイネーブルと
し、すなわち、ＣＮＴ２１４より１〜２クロック分遅れ
てＳＣＫ０により０→１→２→３→４→５と変化する。
ＣＮＴ２１４とＣＮＴ２１５はＲＣＫ受信終了１〜２ク
ロック後にその値が一致する。ＣＮＴ２１４とＣＮＴ２
１５の値はＣＭＰ２１６で比較され、同値となった時Ｒ
ＣＫのクロック終了を検出する。ここでは、双方 ’
５’となったとき検出することになる。ＡＮＤゲート４
１dのＦ.Ｆ.２１３出力における条件はＲＣＫ受付中を
示し、Ｆ.Ｆ.２１７〜２１９及びＡＮＤゲート２１eは
クロック終了検出パルスを前縁微分で出力させている。
これにより、Ｆ．Ｆ．２１０はリセットされ、Ｆ．Ｆ．
２１１〜２１３も１→０へ変化しＡＮＤゲート２１aで
Ｆ．Ｆ．２１１とＦ．Ｆ．２１３より送信イネーブルを
作成し、ＡＮＤゲート２１cでＳＣＫ０ｎより送信クロ
ックＳＣＫ１を作成する。又、ＣＮＴ２１５の出力下位
２ビットであるＳＥＬ０，１は図２の４−１セレクタ２
４の制御信号として使用される。尚、本回路は一動作終
了後初期化され、ＲＣＫ受信待ち状態となる。
す。本回路は、ＳＲ−Ｆ.Ｆ.２１０、Ｄ−Ｆ．Ｆ．２１
０〜２１３，２１７〜２１９、ＣＮＴ２１４，２１５、
ＣＭＰ２１６、ＡＮＤゲート２１ａ〜２１ｅから構成さ
れる。また、図６に伝送データ数が五個の場合のクロッ
ク数検出の動作タイミングチャートを示す。伝送中継装
置内部クロックＳＣＫ０と受信クロックＲＣＫは同周
期、同デューティであるがＳＣＫ０は連続、ＲＣＫは不
連続クロックであり、また位相差は保証されない。Ｆ．
Ｆ．２１０〜２１３は、受信クロックＲＣＫの内部クロ
ックＳＣＫ０への同期化とクロック長を保持する。ＲＣ
Ｋを受信するとＦ．Ｆ．２１０は０→１へと変化し、
Ｆ．Ｆ．２１１〜２１３はＦ．Ｆ．２１０の出力とＳＣ
Ｋ０及びＳＣＫ０と位相が１８０゜ずれたＳＣＫ０ｎに
より順に０→１へと変化する。ＣＮＴ２１４は受信クロ
ックＲＣＫのクロック数を計数し、ＣＮＴ２１５はＦ.
Ｆ.212の出力タイミングより内部クロックＳＣＫ０のク
ロック数を計数する。ＣＮＴ２１４は常時イネーブル状
態、つまり、常時ＲＣＫ受信可状態となっており、ＲＣ
Ｋにより０→１→２→３→４→５と変化していき最後の
クロックを受信した以後その値を保持している。ＣＮＴ
２１５はＦ．Ｆ．２１２（＠）の出力をイネーブルと
し、すなわち、ＣＮＴ２１４より１〜２クロック分遅れ
てＳＣＫ０により０→１→２→３→４→５と変化する。
ＣＮＴ２１４とＣＮＴ２１５はＲＣＫ受信終了１〜２ク
ロック後にその値が一致する。ＣＮＴ２１４とＣＮＴ２
１５の値はＣＭＰ２１６で比較され、同値となった時Ｒ
ＣＫのクロック終了を検出する。ここでは、双方 ’
５’となったとき検出することになる。ＡＮＤゲート４
１dのＦ.Ｆ.２１３出力における条件はＲＣＫ受付中を
示し、Ｆ.Ｆ.２１７〜２１９及びＡＮＤゲート２１eは
クロック終了検出パルスを前縁微分で出力させている。
これにより、Ｆ．Ｆ．２１０はリセットされ、Ｆ．Ｆ．
２１１〜２１３も１→０へ変化しＡＮＤゲート２１aで
Ｆ．Ｆ．２１１とＦ．Ｆ．２１３より送信イネーブルを
作成し、ＡＮＤゲート２１cでＳＣＫ０ｎより送信クロ
ックＳＣＫ１を作成する。又、ＣＮＴ２１５の出力下位
２ビットであるＳＥＬ０，１は図２の４−１セレクタ２
４の制御信号として使用される。尚、本回路は一動作終
了後初期化され、ＲＣＫ受信待ち状態となる。
【００１７】次に、送信データについて述べる。図７に
４ビットデータレジスタと４−１セレクタの構成図を示
す。本回路は、Ｄ−Ｆ．Ｆ．２３１〜２３４からなる４
ビットデータレジスタとレジスタ選択を行う４−１セレ
クタから構成される。また、図８に伝送データ数が五個
の場合のデータ転送回路の動作タイミングチャートを示
す。図３のデータ取り込みクロック作成回路で作成され
たＤＣＫ０〜３により、Ｄ−Ｆ．Ｆ．２３１〜２３４に
順に取り込むが、データは五個なのでデータＤ４はＤ−
Ｆ．Ｆ．２３１に取り込まれる。各Ｄ−Ｆ．Ｆ．が四ク
ロック分データを保持している間、図５のクロック数検
出回路で作成されたデータレジスタ選択信号ＳＥＬ０，
１によりＤ−Ｆ．Ｆ．２３１〜２３４を選択して送信デ
ータＳＤＡＴを作成する。尚、選択信号ＳＥＬ０，１は
受信データＲＤＡＴから１〜２クロック分遅れて送出さ
れ、各データは四クロック分保持するので必ず選択可能
である。また、選択信号ＳＥＬ０，１はＳＣＫ０に同期
しているため、送信データＳＤＡＴは送信クロックＳＣ
Ｋ１の立ち下がりに同期して送信することになる。
４ビットデータレジスタと４−１セレクタの構成図を示
す。本回路は、Ｄ−Ｆ．Ｆ．２３１〜２３４からなる４
ビットデータレジスタとレジスタ選択を行う４−１セレ
クタから構成される。また、図８に伝送データ数が五個
の場合のデータ転送回路の動作タイミングチャートを示
す。図３のデータ取り込みクロック作成回路で作成され
たＤＣＫ０〜３により、Ｄ−Ｆ．Ｆ．２３１〜２３４に
順に取り込むが、データは五個なのでデータＤ４はＤ−
Ｆ．Ｆ．２３１に取り込まれる。各Ｄ−Ｆ．Ｆ．が四ク
ロック分データを保持している間、図５のクロック数検
出回路で作成されたデータレジスタ選択信号ＳＥＬ０，
１によりＤ−Ｆ．Ｆ．２３１〜２３４を選択して送信デ
ータＳＤＡＴを作成する。尚、選択信号ＳＥＬ０，１は
受信データＲＤＡＴから１〜２クロック分遅れて送出さ
れ、各データは四クロック分保持するので必ず選択可能
である。また、選択信号ＳＥＬ０，１はＳＣＫ０に同期
しているため、送信データＳＤＡＴは送信クロックＳＣ
Ｋ１の立ち下がりに同期して送信することになる。
【００１８】
【発明の効果】本発明によれば、データ伝送中のクロッ
クとデータ間の位相を補正することにより、データ誤受
信を減少させること及び誤受信の確率を同じとするなら
伝送路を延長することが可能となる。
クとデータ間の位相を補正することにより、データ誤受
信を減少させること及び誤受信の確率を同じとするなら
伝送路を延長することが可能となる。
【００１９】また、データ伝送語数が可変であっても位
相補正して送出することが可能となる。
相補正して送出することが可能となる。
【図１】本発明の一実施例のシステムブロック図、
【図２】図１の伝送中継装置のブロック図、
【図３】図２のデータ取込みクロック作成回路図、
【図４】図３の動作タイミングチャート、
【図５】図２のクロック数検出回路図、
【図６】図３の動作タイミングチャート、
【図７】図２の４ビットデータレジスタ及び４−１セレ
クタの説明図、
クタの説明図、
【図８】図７の動作タイミングチャート。
１…送信装置、２…伝送中継装置、３…受信装置、２１
…クロック数検出回路２２…データ取込みクロック作成
回路、２３…４ビットデータレジスタ、２４…４−１セ
レクタ。
…クロック数検出回路２２…データ取込みクロック作成
回路、２３…４ビットデータレジスタ、２４…４−１セ
レクタ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 泉田 裕二
東京都小平市上水本町五丁目22番１号株式
会社日立マイコンシステム内
(72)発明者 三重 久樹
神奈川県横浜市戸塚区戸塚町216番地株式
会社日立製作所戸塚工場内
Claims (2)
- 【請求項１】有効データ転送時のみクロック立下りがデ
ータに同期しデューティ５０％であるクロックが付髄す
るシリアルデータ伝送路を持つ二装置間の伝送中継装置
において、受信クロックの終了を前記受信クロックとは
独立、かつ、連続した内部クロックと計数比較すること
により検出する手段と、前記受信クロックにより作成し
たクロックにより受信データをデータレジスタに蓄積す
る手段と、蓄積したデータを受信した順序に従って内部
クロックでデータとクロック間の位相を補正するととも
に送信する手段とを備えたことを特徴とするクロック・
データ間の位相補正回路。 - 【請求項２】請求項１において、データ伝送語数が任意
の値であっても位相補正して送出することが可能である
クロック・データ間の位相補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166694A JPH0514326A (ja) | 1991-07-08 | 1991-07-08 | クロツク・データ間の位相補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166694A JPH0514326A (ja) | 1991-07-08 | 1991-07-08 | クロツク・データ間の位相補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514326A true JPH0514326A (ja) | 1993-01-22 |
Family
ID=15836013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3166694A Withdrawn JPH0514326A (ja) | 1991-07-08 | 1991-07-08 | クロツク・データ間の位相補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514326A (ja) |
-
1991
- 1991-07-08 JP JP3166694A patent/JPH0514326A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |