JPH05143337A - コンピユータシステム及びその制御方法 - Google Patents

Abstract

(57)【要約】 【目的】コンピュータシステムに関し、構成の簡素化と
処理速度の向上を目的とする。 【構成】複数の命令処理ユニットと、この命令処理ユニ
ットのための処理プログラムが入力され処理プログラム
の解読を介して各命令処理ユニットを全体として並列制
御する命令制御部とを備えたコンピュータシステムにお
いて、処理プログラムの各命令には、この命令の実行開
始時期を指定する時期指定ビット及びユニット指定ビッ
トの少くとも一つが含まれるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
及びその制御方法に関し、更に詳しくは、並列処理を行
なう複数の命令処理ユニットを備えるコンピュータシス
テム及びその制御方法に関する。

【０００２】最近のハードウエア技術の進歩に伴って、
小形で安価な汎用マイクロプロセッサや特殊機能を備え
た専用のマイクロプロセッサが容易に開発され、従来は
大形の計算機を必要とした情報処理が、複数のプロセッ
サを結合して並列処理を行なわせる複合計算機システム
（並列処理システム）によって実行できるようになって
きている。

【０００３】上記並列処理システムを採用すると、安価
なマイクロプロセッサ等によって大形計算機並の性能が
得られ、価格性能比が高いことに加え、例えば専用のマ
イクロプロセッサを採用してこれらに適した特定の機能
を割当てることとすれば、大幅な性能向上が期待でき、
また、一般的に拡張性が高い等のメリットがある。

【０００４】並列処理システムでは、システム使用効率
が全ての場合に高くなるようなアルゴリズムが存在しな
いため、特定の応用分野に適する処理方式が採用される
ことが多く、特に、処理データ量が多く処理速度の高速
性が要求される特定の分野、例えばファクシミリ或いは
レーザープリンタ等の分野における専用コンピュータシ
ステムとして採用すると、そのメリットが極めて高いも
のである。

【０００５】

【従来の技術】並列処理が行なわれるコンピュータシス
テムでは、命令処理部は命令処理ブロックとして構成さ
れ、特に命令処理ユニットが機能を互いに異にする複数
種類の専用の命令処理ユニットを含んでいる場合には、
命令処理ブロックの制御部を成す命令制御部は、メモリ
に格納された命令データをフェッチし、この命令データ
をデコードした後、命令処理ブロックに配された複数の
命令処理ユニットからその命令に最も適した機能を有す
る一つの命令処理ユニットを選択し、これに当該命令を
割り当てる。

【０００６】また、命令処理ブロックが専用の命令処理
ユニットを備えているか否かに拘わらず、命令制御部
は、命令制御部からの命令送出時に当該命令の実行が可
能であるように命令実行時期を制御する必要がある。こ
のように命令実行時期を制御する方式としては以下の二
つの方式がある。

【０００７】第一の方式では、命令制御部は、順次にフ
ェッチされた各命令の前記デコードの結果に従い、その
命令が当該時点で実行可能であるかどうかをその都度判
断し、その時点で実行可能と判断された命令を夫々各命
令処理ユニットに割り当てることで、実行可能な命令か
ら順次実行するように制御する。フェッチされた時点で
実行できないと判断された命令は、実行可能となるまで
退避される。

【０００８】第二の方式では、命令制御部は、順次にフ
ェッチされた命令を一旦レジスタに格納しておき、命令
処理ユニットの数と同じ数だけの命令がフェッチされて
揃った時点で、当該サイクルで実行できないと判断され
た命令を除いた全ての命令を、各命令処理ユニットに対
して一斉に送出する。

【０００９】

【発明が解決しようとする課題】従来の並列処理を行な
うコンピュータシステムにおいては、命令制御部におい
て、各命令を何れの命令処理ユニットに割り当てるかを
判断するため、及び、各命令がその時点で実行可能であ
るか否かを判断するために、命令を解読するデコーダを
必要とし、この必要なデコーダを備えるために、命令制
御部の構成が複雑化するという問題がある。

【００１０】また、前記第一の方式においては、実行可
能な命令から順次処理する方式のため、場合によっては
プログラムにおける命令の順序と実際の命令実行順序と
が入替わり、適切な制御が損われるおそれがあり、或い
は、前記第二の方式においては、命令処理ユニットの数
だけの命令が揃う迄に時間が掛かり、更には、一斉に命
令を与えるべき時刻において、当該サイクル内で命令を
割り当てられない命令処理ユニットが発生する場合に
は、止むを得ずこの命令処理ユニットには待機（ＮＯ
Ｐ）を割り当てることとなり、プログラムの処理効率が
低下するという問題も生ずる。

【００１１】本発明は、上記並列処理を行なう従来のコ
ンピュータシステムの問題に鑑み、命令制御部の構成が
簡素なためコストの低減が可能であり、更に、プログラ
ムの実行順序が入替わったり或いはプログラムの処理効
率が低下するおそれが小さな並列処理方式のコンピュー
タシステム及びその制御方法を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】図１は本発明の原理説明
図であり、同図（ａ）は本発明の一実施例のコンピュー
タシステムにおける命令処理ブロックの構成を示すブロ
ック図、同図（ｂ）はこのコンピュータシステムの命令
制御部に与えられるプログラムの命令形式の一例であ
る。同図（ａ）及び（ｂ）において、１は命令処理ブロ
ック、１１は命令制御部、１２〜１４は命令処理ユニッ
ト、１５はレジスタファイル、１０１〜１０６はブロッ
ク内バス線、２１，２２はシステムバス線、３はプログ
ラムの命令データ、３１は時期指定ビット及びユニット
指定ビットの双方又は何れかである。なお、命令処理ユ
ニットが三つの場合を例示した。

【００１３】前記目的を達成するため、本発明のコンピ
ュータシステムは、図１に示したように、複数の命令処
理ユニット（１２、１３、１４）と、該命令処理ユニッ
ト（１２、１３、１４）のための処理プログラムが入力
され該処理プログラムの解読を介して前記各命令処理ユ
ニット（１２、１３、１４、）を全体として並列制御す
る命令制御部（１１）とを備えたコンピュータシステム
において、前記処理プログラムの各命令データ（３）に
は、該命令データにおける命令の実行開始時期を指定す
る時期指定ビット及び前記命令の処理を実行する前記命
令処理ユニットを指定するユニット指定ビットの少なく
とも一方（３１）が含まれていることを特徴とするもの
である。

【００１４】また、本発明のコンピュータシステムの制
御方法は、複数の命令処理ユニット（１２、１３、１
４）と、該各命令処理ユニット（１２、１３、１４）を
全体として並列制御する命令制御部（１１）とを備えた
コンピュータシステムの制御方法において、前記命令制
御部（１１）に与えるプログラムの各命令データに、該
命令データにおける命令の実行開始時期を指定する時期
指定ビット及び前記命令の処理を実行する前記命令処理
ユニットを指定するユニット指定ビットの少なくとも一
方（３１）を含ませることを特徴とするものである。

【００１５】

【作用】命令制御部に対して、命令の実行時期及び命令
処理ユニットの指定ビットの少くとも一方を含む命令を
与えることにより、各命令を解読するデコーダを必要と
しないときには、その構成が簡素化でき、或いは、専用
の命令処理ユニットを含む命令処理ブロックの場合に
は、命令の実行時期指定ビットを含む命令を与えること
で、実行可能な命令から順次命令処理ユニットに与えて
処理を行なわせることができるため、プログラムの順序
が入れ替わったり或いは当該サイクルで命令を割り当て
られない命令処理ユニットの発生のおそれが小さくな
り、プログラムの処理効率が低下することもない。

【００１６】

【実施例】図面を参照して本発明を更に詳細に説明す
る。図１（ａ）においてこの実施例のコンピュータシス
テムにおける命令処理ブロック１は、並列処理を行なう
相互に機能が異なる三つの命令処理ユニット１２〜１４
と、これらを並列制御する命令制御部１１と、各命令処
理ユニットで得られたデータを格納すると共にこれらに
データを与える各ユニット１２〜１４に共通のレジスタ
ファイル１５とを有しており、これら相互をブロック内
部バス線１０１〜１０６を介して連絡している。

【００１７】命令制御部１１に外部から与えられるプロ
グラムの各命令データには夫々、図１（ｂ）にその形式
を示したように、命令種別及び内容を表わすＯＰコード
３２及びオペランド３３の他に、当該命令の開始時期を
示す情報である１ビットの時期指定ビットと、命令処理
ユニットを指定する２ビットのユニット指定ビットとか
ら成る３ビットの指定ビットＣ（３１）が含まれてい
る。

【００１８】図２は、図１の命令処理ブロックで行なわ
れる作用を説明するための説明図で、同図（ａ）はプロ
グラムの構成を示している。図２（ａ）に示したよう
に、命令制御部１１によって命令ＲＯＭからフェッチさ
れるプログラム３０の各命令データには、各命令、命令
〜命令に付属して夫々時期指定ビット３１Ａ及びユ
ニット指定ビット３１Ｂが含まれている。

【００１９】時期指定ビット３１Ａは、その信号が
“１”のときに当該指定ビットと共にフェッチされた命
令の実行開始を“待て”という意味を有し、また、その
信号が“０”のときにその命令の実行を“行なえ”とい
う意味を有している。従って、同図の場合、命令、命
令、命令及び命令は、当該命令がフェッチされて
も直ちに実行がなされず、その命令フェッチ後にフェッ
チされた命令データにおける時期指定ビットが“０”の
ときに、この時期指定ビット“０”と共にフェッチされ
た命令と同時に実行される。

【００２０】ユニット指定ビット３１Ｂは、２ビットの
情報により三つの命令処理ユニットのユニット番号を指
定しており、ビット情報が、“０１”の場合には命令処
理ユニット１を、“１０”の場合には命令処理ユニット
２を、また、“１１”の場合には、命令処理ユニット３
を夫々指定している。

【００２１】上記形式の命令データのフェッチ及び命令
実行時期が、同図（ｂ）のタイムスケジュールに示され
ている。同図において、時間の経過は左から右に向か
い、最上段には、命令制御部によって順次にフェッチさ
れるプログラムの各命令の名称を成す命令〜命令が
示されており、次の三段にはこれら各命令について、各
命令処理ユニットに与えられ実際に実行が行なわれる命
令実行時期が示されている。

【００２２】例えば命令は、付属する時期指定ビット
が“１”のため、次のサイクルでは、命令処理ユニット
には与えられず、次の命令の時期指定ビットが“０”
であるため、この命令がユニット指定ビットの指定に
従って命令処理ユニット３に与えられるのと同時に、や
はりユニット指定ビットに従って命令処理ユニット１に
対して次のサイクルで与えられる。

【００２３】命令及び命令は、相互に異なる種類の
命令、例えばデータの転送命令と加算命令とのように異
なる機能の命令であり、夫々の機能専用の命令処理ユニ
ットによって処理されるため、同時に実行可能である。

【００２４】次の命令の時期指定ビットも“０”であ
るため、この命令がフェッチされた次のサイクルで命
令処理ユニット１に与えられる。この場合、命令及び
命令は、共に例えば転送命令であり、相互に同じ種別
の命令であるため、命令は、ユニット指定ビットの情
報に従い、命令が与えられたと同じユニットである命
令処理ユニット１に与えられている。既に、命令は先
のサイクルで実行されているので、命令の実行には支
障がなく、このように直ちに実行可能である。

【００２５】同様に命令及び命令は、付属する時期
指定ビットが共に“１”であるため直ちには実行され
ず、次の命令の時期指定ビットが“０”であることか
ら、この命令と同時に次のサイクルで各処理ユニット
に対して一斉に与えられる。これら三つの命令は、相互
に異なる種別の命令であり、ユニット指定ビットを介し
て夫々異なる命令処理ユニットに与えられるので、並列
処理によって同時に実行可能である。

【００２６】従来の命令処理ブロックでは、命令制御部
において命令をデコードして、その都度実行可能である
か否かを判断し、また、各命令に適した機能を有する命
令処理ユニットを選択する必要があったため、命令解読
用デコーダを必要としていたが、本実施例の場合には、
プログラムの各命令に夫々、時期指定ビット及びユニッ
ト指定ビットが付加されているので、かかるデコーダを
必要としない。

【００２７】また、従来の第二の方式の命令制御部を有
する命令処理ブロックにあっては、上記と同じ命令が与
えられた場合には、命令〜命令が与えられた後に、
初めて処理ユニットに対して命令を与えることとしてお
り、命令と命令とが同じ種類の命令であることか
ら、その一方の実行を待つ必要があったため、プログラ
ムの処理効率（コード効率）が低下するものであった。
しかし、前記の如くこの実施例では、命令を先に実行
してあるので、コード効率の低下は防止できる。

【００２８】なお、上記各命令において付加するビット
として、各命令処理ユニットが相互に同じ機能を有する
命令処理ユニットである場合には、ユニット指定ビット
は省略でき、時期指定ビットのみによって命令制御部か
ら各命令を送出する時期を制御する構成も採用でき、更
には、ユニット指定ビットのみを備え、命令処理ユニッ
トのみの指定を行なう構成も採用できる。

【００２９】図３は、本発明の一実施例のコンピュータ
システムのブロック図である。このコンピュータシステ
ムは、例えばレーザープリンタに組込まれてプリンタ制
御を行なう制御回路を構成する。同図において、コンピ
ュータシステム１０は、図１の如き構成を有する命令処
理ブロック１を含んでおり、この命令処理ブロック１の
他に、命令ＲＯＭ４、フォントＲＯＭ５、データＲＡＭ
６並びに三つのインターフェイス７〜９を備え、これら
を結んでシステムバス線２１〜２４並びに図示しない制
御線が配されている。

【００３０】外部とのインターフェイスは、プリンタの
ヘッド及びモータ等、プリンタハードウエアを制御する
Ｉ／Ｏ部を成すプリンタインターフェイス７、ホストマ
シンを成すコンピュータとのＩ／Ｏ部を成す外部インタ
ーフェイス８、及び、プリンタ操作のための操作ボード
上に配されるスイッチ及びランプ等のためのＩ／Ｏ部を
成す操作ボードインターフェイス９から成る。

【００３１】これらは全て、命令処理ブロック１等から
送られる信号、ブロック外アドレスバス２３及び図示し
ない制御信号ラインから与えられた各信号によって制御
され、ブロック外データバス２４を介して外部との間で
信号の授受を行なう。

【００３２】命令ＲＯＭ４には、プリンタシステムを所
定の手順で作動させるためのプログラムが格納されてお
り、命令処理ブロック１はＲＯＭアドレスバス線２１を
介して命令ＲＯＭ４のアドレスを指定し、ＲＯＭデータ
バス２２を介してプログラムされたプリンタ制御のため
の命令を受け取る。

【００３３】命令処理ブロック１は、命令ＲＯＭ４のプ
ログラム命令を介して、ホストマシンから外部インター
フェイス８を介して与えられたデータをデータＲＡＭ６
に格納すると共に、データＲＡＭ６からデータを取り出
し、このデータをフォントＲＡＭ５に規定された書体と
してプリンタインターフェイス７を介して出力する。

【００３４】上記の通り、本発明のコンピュータシステ
ムは、プリンタ等に組み込まれた専用のコンピュータシ
ステムとして採用することが好適である。しかし、本発
明のコンピュータシステムは、上記実施例に限らず、例
えばファックス等に組込まれる専用のコンピュータシス
テムとして採用でき、また、特に用途を限定しない汎用
のコンピュータシステムとしても採用可能である。

【００３５】なお、本発明のコンピュータシステムは、
特に高速で大量のデータ処理を行うためのコンピュータ
システムとして採用され、例えば３２ビット以上のビッ
ト数のコンピュータシステムとして構成されることが好
適である。

【００３６】

【発明の効果】以上説明したように、本発明のコンピュ
ータシステム及びその制御方法によると、命令の実行時
期を定めるための命令解読用のデコーダを省略すること
ができるため命令処理ブロックの構成を簡素化でき、或
いは、命令がフェッチされてから処理を開始する迄の時
間を短縮できるため、命令の処理速度の向上とプログラ
ムのコード効率が向上するという顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の原理説明図であり、（ａ）は本発明の
一実施例のコンピュータシステムにおける命令処理ブロ
ックの構成を示すブロック図、（ｂ）はこのコンピュー
タシステムにおけるプログラムの命令形式の説明図であ
る。

【図２】図１の命令処理ブロックにおける作用説明図で
あり、（ａ）はプログラム構成の説明図、（ｂ）は命令
の取出し及び実行時期を示すタイミングスケジュールで
ある。

【図３】本発明の一実施例のコンピュータシステムのブ
ロック図である。

【符号の説明】

１：命令処理ブロック １０：コンピュータシステム １１：命令制御部 １２〜１４：命令処理ユニット １５：レジスタファイル １０１〜１０６：ブロック内部バス ２１〜２４：システムバス（ブロック外バス） ３：命令データ ３１：指定ビット ４：命令ＲＯＭ ５：フォントＲＯＭ ６：データＲＡＭ ７〜９：外部インターフェイス

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数の命令処理ユニット（１２、１３、１
   ４）と、該命令処理ユニット（１２、１３、１４）のた
   めの処理プログラムが入力され該処理プログラムの解読
   を介して前記各命令処理ユニット（１２、１３、１
   ４、）を全体として並列制御する命令制御部（１１）と
   を備えたコンピュータシステムにおいて、 前記処理プログラムの各命令データ（３）には、該命令
   データにおける命令の実行開始時期を指定する時期指定
   ビット及び前記命令の処理を実行する前記命令処理ユニ
   ットを指定するユニット指定ビットの少なくとも一方
   （３１）が含まれていることを特徴とするコンピュータ
   システム。
2. 【請求項２】複数の命令処理ユニット（１２、１３、１
   ４）と、該各命令処理ユニット（１２、１３、１４）を
   全体として並列制御する命令制御部（１１）とを備えた
   コンピュータシステムの制御方法において、 前記命令制御部（１１）に与えるプログラムの各命令デ
   ータに、該命令データにおける命令の実行開始時期を指
   定する時期指定ビット及び前記命令の処理を実行する前
   記命令処理ユニットを指定するユニット指定ビットの少
   なくとも一方（３１）を含ませることを特徴とするコン
   ピュータシステムの制御方法。