JPH05144265A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05144265A JPH05144265A JP3303626A JP30362691A JPH05144265A JP H05144265 A JPH05144265 A JP H05144265A JP 3303626 A JP3303626 A JP 3303626A JP 30362691 A JP30362691 A JP 30362691A JP H05144265 A JPH05144265 A JP H05144265A
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Abstract
(57)【要約】
【目的】ＲＡＭにおけるデータのクリア又はセット方法
に関し、高集積化を図りつつ、記憶セルに対するデータ
のクリア又はセットを高速で行えることを目的とする。 【構成】ＲＡＭは多数の記憶セルＣを配置して構成され
る。記憶セルＣのフリップフロップ回路１はセルトラン
ジスタ２，３の各ゲート端子を互いに他方のセルトラン
ジスタのドレイン端子に接続して構成されている。セル
トランジスタ３には高電圧電源ＶD 及び低電圧電源ＶS
が供給され、セルトランジスタ２には電圧値を高電圧電
源ＶD の電圧値以下に変更可能な可変電源１１と、低電
圧電源ＶSとが供給される。
に関し、高集積化を図りつつ、記憶セルに対するデータ
のクリア又はセットを高速で行えることを目的とする。 【構成】ＲＡＭは多数の記憶セルＣを配置して構成され
る。記憶セルＣのフリップフロップ回路１はセルトラン
ジスタ２，３の各ゲート端子を互いに他方のセルトラン
ジスタのドレイン端子に接続して構成されている。セル
トランジスタ３には高電圧電源ＶD 及び低電圧電源ＶS
が供給され、セルトランジスタ２には電圧値を高電圧電
源ＶD の電圧値以下に変更可能な可変電源１１と、低電
圧電源ＶSとが供給される。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくはＭＯＳトランジスタで構成されたランダムアク
セスメモリ（以下、ＲＡＭという）におけるデータのク
リア又はセット方法に関する。
詳しくはＭＯＳトランジスタで構成されたランダムアク
セスメモリ（以下、ＲＡＭという）におけるデータのク
リア又はセット方法に関する。
【０００２】近年、ＭＯＳトランジスタで構成されるＲ
ＡＭは多用途化され、ＲＡＭ内の全ての記憶セル又は複
数の記憶セルに対して一括してデータのクリア又はセッ
トを行えることが要求されている。
ＡＭは多用途化され、ＲＡＭ内の全ての記憶セル又は複
数の記憶セルに対して一括してデータのクリア又はセッ
トを行えることが要求されている。
【０００３】
【従来の技術】従来のＭＯＳトランジスタ構成のＲＡＭ
の記憶セルの一例を図６に示す。記憶セルＣのフリップ
フロップ回路１はＮＭＯＳトランジスタよりなるセルト
ランジスタ２，３の各ゲート端子を互いに他方のセルト
ランジスタのドレイン端子に接続し、各セルトランジス
タ２，３のドレイン端子にそれぞれ負荷としての抵抗
４，５を接続して構成されている。そして、各セルトラ
ンジスタ２，３は書き込み及び読み出し動作時の高電圧
電源ＶD 及び低電圧電源ＶS間に接続されている。又、
セルトランジスタ２のドレイン端子とビット線ＢＬとの
間、及びセルトランジスタ３のドレイン端子とビット線
バーＢＬとの間にはゲートトランジスタ６，７が接続さ
れ、各ゲートトランジスタ６，７のゲート端子はワード
線ＷＬに接続されている。そして、多数のビット線対及
びワード線間にこのような記憶セルＣがそれぞれ接続さ
れてＲＡＭが構成されている。
の記憶セルの一例を図６に示す。記憶セルＣのフリップ
フロップ回路１はＮＭＯＳトランジスタよりなるセルト
ランジスタ２，３の各ゲート端子を互いに他方のセルト
ランジスタのドレイン端子に接続し、各セルトランジス
タ２，３のドレイン端子にそれぞれ負荷としての抵抗
４，５を接続して構成されている。そして、各セルトラ
ンジスタ２，３は書き込み及び読み出し動作時の高電圧
電源ＶD 及び低電圧電源ＶS間に接続されている。又、
セルトランジスタ２のドレイン端子とビット線ＢＬとの
間、及びセルトランジスタ３のドレイン端子とビット線
バーＢＬとの間にはゲートトランジスタ６，７が接続さ
れ、各ゲートトランジスタ６，７のゲート端子はワード
線ＷＬに接続されている。そして、多数のビット線対及
びワード線間にこのような記憶セルＣがそれぞれ接続さ
れてＲＡＭが構成されている。
【０００４】そして、このようなＲＡＭにおける記憶セ
ルＣのデータのクリア（保持データが「０」となる）
や、記憶セルＣへのデータのセット（保持データが
「１」となる）は、ワード線ＷＬを選択した状態で書込
み回路（図示略）によりビット線ＢＬ又はバーＢＬのい
ずれか一方をＨレベル、他方をＬレベルとすることによ
り行われる。又、従来、記憶セルＣのデータのクリア又
はセットを行うために、フリップフロップ回路１に別の
トランジスタを付加したＲＡＭもある。
ルＣのデータのクリア（保持データが「０」となる）
や、記憶セルＣへのデータのセット（保持データが
「１」となる）は、ワード線ＷＬを選択した状態で書込
み回路（図示略）によりビット線ＢＬ又はバーＢＬのい
ずれか一方をＨレベル、他方をＬレベルとすることによ
り行われる。又、従来、記憶セルＣのデータのクリア又
はセットを行うために、フリップフロップ回路１に別の
トランジスタを付加したＲＡＭもある。
【０００５】
【発明が解決しようとする課題】しかしながら、図６に
示す記憶セルＣを多数配置したＲＡＭでは大容量化に伴
ってクリア又はセットしたい記憶セルの数が増加する
と、その分だけ書込み処理を行わねばならず、書込み処
理に時間がかかるという問題がある。又、フリップフロ
ップ回路１に別のトランジスタを付加したＲＡＭでは記
憶セル毎に別のトランジスタが必要となるため、メモリ
容量を維持しようとすると、ＲＡＭが占める面積の増大
を招き、高集積化が困難であった。
示す記憶セルＣを多数配置したＲＡＭでは大容量化に伴
ってクリア又はセットしたい記憶セルの数が増加する
と、その分だけ書込み処理を行わねばならず、書込み処
理に時間がかかるという問題がある。又、フリップフロ
ップ回路１に別のトランジスタを付加したＲＡＭでは記
憶セル毎に別のトランジスタが必要となるため、メモリ
容量を維持しようとすると、ＲＡＭが占める面積の増大
を招き、高集積化が困難であった。
【０００６】本発明は上記問題点を解決するためになさ
れたものであって、半導体記憶装置の高集積化を図りつ
つ、記憶セルに対するデータのクリア又はセットを高速
で行えることを目的とする。
れたものであって、半導体記憶装置の高集積化を図りつ
つ、記憶セルに対するデータのクリア又はセットを高速
で行えることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、第１発明では、第１及び第２セルトランジスタの各
ゲート端子を互いに他方のセルトランジスタのドレイン
端子に接続したフリップフロップ回路を有する記憶セル
を多数配置した半導体記憶装置において、複数の記憶セ
ルの第１又は第２セルトランジスタのいずれか一方のセ
ルトランジスタは電圧値を高電圧電源の電圧値以下に変
更可能な可変電源と、低電圧電源との間に接続し、前記
複数の記憶セルの他方のセルトランジスタ及び前記複数
の記憶セル以外の全ての記憶セルの第１及び第２セルト
ランジスタは高電圧電源及び低電圧電源間に接続した。
め、第１発明では、第１及び第２セルトランジスタの各
ゲート端子を互いに他方のセルトランジスタのドレイン
端子に接続したフリップフロップ回路を有する記憶セル
を多数配置した半導体記憶装置において、複数の記憶セ
ルの第１又は第２セルトランジスタのいずれか一方のセ
ルトランジスタは電圧値を高電圧電源の電圧値以下に変
更可能な可変電源と、低電圧電源との間に接続し、前記
複数の記憶セルの他方のセルトランジスタ及び前記複数
の記憶セル以外の全ての記憶セルの第１及び第２セルト
ランジスタは高電圧電源及び低電圧電源間に接続した。
【０００８】又、第２発明では、複数の記憶セルの第１
又は第２セルトランジスタのいずれか一方のセルトラン
ジスタは電圧値を低電圧電源の電圧値以上に変更可能な
可変電源に少なくとも接続し、前記複数の記憶セルの他
方のセルトランジスタ及び前記複数の記憶セル以外の全
ての記憶セルの第１及び第２セルトランジスタは低電圧
電源に少なくとも接続した。
又は第２セルトランジスタのいずれか一方のセルトラン
ジスタは電圧値を低電圧電源の電圧値以上に変更可能な
可変電源に少なくとも接続し、前記複数の記憶セルの他
方のセルトランジスタ及び前記複数の記憶セル以外の全
ての記憶セルの第１及び第２セルトランジスタは低電圧
電源に少なくとも接続した。
【０００９】
【作用】第１発明では、可変電源に接続された複数の記
憶セルでは、可変電源を高電圧電源の電圧から低下させ
ていくと、高電圧電源に接続されているセルトランジス
タはオフし、可変電源に接続されているセルトランジス
タはオンするため、複数の記憶セルに対して一括してデ
ータがクリア又はセットされる。
憶セルでは、可変電源を高電圧電源の電圧から低下させ
ていくと、高電圧電源に接続されているセルトランジス
タはオフし、可変電源に接続されているセルトランジス
タはオンするため、複数の記憶セルに対して一括してデ
ータがクリア又はセットされる。
【００１０】又、第２発明では、可変電源に接続された
複数の記憶セルでは、可変電源を低電圧電源の電圧から
上昇させていくと、低電圧電源に接続されているセルト
ランジスタはオンし、可変電源に接続されているセルト
ランジスタはオフするため、複数の記憶セルに対して一
括してデータがクリア又はセットされる。
複数の記憶セルでは、可変電源を低電圧電源の電圧から
上昇させていくと、低電圧電源に接続されているセルト
ランジスタはオンし、可変電源に接続されているセルト
ランジスタはオフするため、複数の記憶セルに対して一
括してデータがクリア又はセットされる。
【００１１】
【実施例】［第１実施例］以下、本発明を具体化したＲ
ＡＭの第１実施例を図１，図２に従って説明する。
ＡＭの第１実施例を図１，図２に従って説明する。
【００１２】尚、説明の便宜上、図６と同様の構成につ
いては同一の符号を付してその説明を一部省略する。図
１はＲＡＭ１０を示し、多数のビット線対ＢＬ，バーＢ
Ｌと、これらのビット線対に直交する多数のワード線Ｗ
Ｌとの間にはそれぞれ記憶セルＣが接続されている。
いては同一の符号を付してその説明を一部省略する。図
１はＲＡＭ１０を示し、多数のビット線対ＢＬ，バーＢ
Ｌと、これらのビット線対に直交する多数のワード線Ｗ
Ｌとの間にはそれぞれ記憶セルＣが接続されている。
【００１３】図２に示すように、各記憶セルＣは従来と
同一構成の抵抗負荷型の記憶セルであり、一方のセルト
ランジスタ３のドレイン端子は抵抗５を介して高電圧電
源ＶD に接続されるとともに、そのソース端子は低電圧
電源ＶS に接続されている。他方のセルトランジスタ２
のドレイン端子は抵抗４を介して可変電源１１に接続さ
れるとともに、そのソース端子は低電圧電源ＶS に接続
されている。
同一構成の抵抗負荷型の記憶セルであり、一方のセルト
ランジスタ３のドレイン端子は抵抗５を介して高電圧電
源ＶD に接続されるとともに、そのソース端子は低電圧
電源ＶS に接続されている。他方のセルトランジスタ２
のドレイン端子は抵抗４を介して可変電源１１に接続さ
れるとともに、そのソース端子は低電圧電源ＶS に接続
されている。
【００１４】そして、本実施例のＲＡＭ１０、即ち、各
記憶セルＣはＮ型又はＰ型の半導体基板上に形成するこ
とができる。ＲＡＭ１０をＮ型基板上に形成する場合に
はＰ型ウェルを形成し、同Ｐ型ウェル上に各セルトラン
ジスタ２，３を形成する。そして、Ｐ型ウェルを低電圧
電源ＶS によってバイアスすることにより、ソフトエラ
ーを防止することができる。又、ＲＡＭ１０をＰ型基板
上に形成する場合にはＰ型基板上に各セルトランジスタ
２，３を形成し、Ｐ型基板を低電圧電源ＶS によってバ
イアスすることにより、ソフトエラーを防止することが
できる。
記憶セルＣはＮ型又はＰ型の半導体基板上に形成するこ
とができる。ＲＡＭ１０をＮ型基板上に形成する場合に
はＰ型ウェルを形成し、同Ｐ型ウェル上に各セルトラン
ジスタ２，３を形成する。そして、Ｐ型ウェルを低電圧
電源ＶS によってバイアスすることにより、ソフトエラ
ーを防止することができる。又、ＲＡＭ１０をＰ型基板
上に形成する場合にはＰ型基板上に各セルトランジスタ
２，３を形成し、Ｐ型基板を低電圧電源ＶS によってバ
イアスすることにより、ソフトエラーを防止することが
できる。
【００１５】前記可変電源１１は電圧値を高電圧電源Ｖ
D の電圧値以下に変更可能であり、記憶セルＣ毎のデー
タ書き込み又は読み出し等の通常動作時には高電圧電源
ＶDと同じ電圧値に設定されている。尚、可変電源１１
として例えば高電圧電源ＶD及び低電圧電源ＶS の範囲
の電圧をデジタル信号に基づいてアナログ電圧に変換し
て出力するＤ／ＡコンバータをＲＡＭ１０と共に同一半
導体基板上に形成してもよいし、半導体基板の外部から
供給されるものとしてもよい。
D の電圧値以下に変更可能であり、記憶セルＣ毎のデー
タ書き込み又は読み出し等の通常動作時には高電圧電源
ＶDと同じ電圧値に設定されている。尚、可変電源１１
として例えば高電圧電源ＶD及び低電圧電源ＶS の範囲
の電圧をデジタル信号に基づいてアナログ電圧に変換し
て出力するＤ／ＡコンバータをＲＡＭ１０と共に同一半
導体基板上に形成してもよいし、半導体基板の外部から
供給されるものとしてもよい。
【００１６】このように構成されたＲＡＭ１０におい
て、通常動作時に可変電源１１は高電圧電源ＶD の電圧
値に設定されており、通常の書き込み動作はいずれか１
対のワード線ＷＬを選択した状態で書込み回路（図示
略）により１つのビット線対ビット線ＢＬ，バーＢＬの
いずれか一方をＨレベル、他方をＬレベルとすることに
より行われる。又、通常の読み出し動作はいずれか１つ
のワード線ＷＬを選択するとともに、いずれか１対のビ
ット線対ＢＬ，バーＢＬを選択することにより行われ
る。
て、通常動作時に可変電源１１は高電圧電源ＶD の電圧
値に設定されており、通常の書き込み動作はいずれか１
対のワード線ＷＬを選択した状態で書込み回路（図示
略）により１つのビット線対ビット線ＢＬ，バーＢＬの
いずれか一方をＨレベル、他方をＬレベルとすることに
より行われる。又、通常の読み出し動作はいずれか１つ
のワード線ＷＬを選択するとともに、いずれか１対のビ
ット線対ＢＬ，バーＢＬを選択することにより行われ
る。
【００１７】又、このＲＡＭ１０に対する一括書き込み
を行う際には、可変電源１１の電圧を高電圧電源ＶD の
電圧から低下させ、各記憶セルＣにおけるフリップフロ
ップ回路１のノードＡの電圧を低下させる。そして、ノ
ードＡの電圧がセルトランジスタ３のしきい値電圧Ｖth
以下になると、セルトランジスタ３がオフする。これに
より、ノードＢがＨレベルとなってセルトランジスタ２
がオンし、ノードＡはＬレベルに保持される。即ち、各
記憶セルＣの保持データは「０」にクリアされる。
を行う際には、可変電源１１の電圧を高電圧電源ＶD の
電圧から低下させ、各記憶セルＣにおけるフリップフロ
ップ回路１のノードＡの電圧を低下させる。そして、ノ
ードＡの電圧がセルトランジスタ３のしきい値電圧Ｖth
以下になると、セルトランジスタ３がオフする。これに
より、ノードＢがＨレベルとなってセルトランジスタ２
がオンし、ノードＡはＬレベルに保持される。即ち、各
記憶セルＣの保持データは「０」にクリアされる。
【００１８】このように、本実施例によれば、可変電源
１１の電圧を低下させてフリップフロップ回路１のセル
トランジスタ３をオフさせることにより、全ての記憶セ
ルＣを一括してクリアすることができ、クリアを高速で
行うことができる。又、本実施例では記憶セルＣのセル
トランジスタ２を可変電源１１に接続するという簡単な
構成であるため、半導体記憶装置の高集積化を図ること
ができる。
１１の電圧を低下させてフリップフロップ回路１のセル
トランジスタ３をオフさせることにより、全ての記憶セ
ルＣを一括してクリアすることができ、クリアを高速で
行うことができる。又、本実施例では記憶セルＣのセル
トランジスタ２を可変電源１１に接続するという簡単な
構成であるため、半導体記憶装置の高集積化を図ること
ができる。
【００１９】尚、本実施例では記憶セルＣのセルトラン
ジスタ２を可変電源１１に接続しセルトランジスタ３を
高電圧電源ＶD に接続した例を示したが、各記憶セルＣ
のセルトランジスタ２を高電圧電源ＶD に接続しセルト
ランジスタ３を可変電源１１に接続したＲＡＭとし、可
変電源１１の電圧を低下させてフリップフロップ回路１
のセルトランジスタ２をオフさせることにより、全ての
記憶セルＣに一括してデータをセット（「１」を書き込
む）するようにしてもよい。
ジスタ２を可変電源１１に接続しセルトランジスタ３を
高電圧電源ＶD に接続した例を示したが、各記憶セルＣ
のセルトランジスタ２を高電圧電源ＶD に接続しセルト
ランジスタ３を可変電源１１に接続したＲＡＭとし、可
変電源１１の電圧を低下させてフリップフロップ回路１
のセルトランジスタ２をオフさせることにより、全ての
記憶セルＣに一括してデータをセット（「１」を書き込
む）するようにしてもよい。
【００２０】［第２実施例］図３は別のＲＡＭ１２を示
している。多数の記憶セルＣ及びＣ１は図２に示した記
憶セルと同一構成であり、左側のビット線対ＢＬ，バー
ＢＬ間に設けられた複数の記憶セルＣ１のみが可変電源
１１に接続されている。
している。多数の記憶セルＣ及びＣ１は図２に示した記
憶セルと同一構成であり、左側のビット線対ＢＬ，バー
ＢＬ間に設けられた複数の記憶セルＣ１のみが可変電源
１１に接続されている。
【００２１】本実施例では、可変電源１１の電圧を高電
圧電源ＶD の電圧から低下させ、各記憶セルＣ１におけ
るフリップフロップ回路１のノードＡの電圧をセルトラ
ンジスタ３のしきい値電圧Ｖth以下に低下させることに
より、これら複数の記憶セルＣ１のみを一括してクリア
することができる。
圧電源ＶD の電圧から低下させ、各記憶セルＣ１におけ
るフリップフロップ回路１のノードＡの電圧をセルトラ
ンジスタ３のしきい値電圧Ｖth以下に低下させることに
より、これら複数の記憶セルＣ１のみを一括してクリア
することができる。
【００２２】尚、各記憶セルＣ１のセルトランジスタ２
を高電圧電源ＶD に接続しセルトランジスタ３を可変電
源１１に接続し、可変電源１１の電圧を低下させること
により、複数の記憶セルＣ１に一括してデータをセット
するようにしてもよい。
を高電圧電源ＶD に接続しセルトランジスタ３を可変電
源１１に接続し、可変電源１１の電圧を低下させること
により、複数の記憶セルＣ１に一括してデータをセット
するようにしてもよい。
【００２３】［第３実施例］図４は記憶セルの別の実施
例を示す。本実施例における記憶セルＣ２のフリップフ
ロップ回路１３は図２に示した抵抗４，５に代えて、負
荷をＰＭＯＳトランジスタ１４，１５としており、ＰＭ
ＯＳトランジスタ１４に可変電源１１を接続している。
例を示す。本実施例における記憶セルＣ２のフリップフ
ロップ回路１３は図２に示した抵抗４，５に代えて、負
荷をＰＭＯＳトランジスタ１４，１５としており、ＰＭ
ＯＳトランジスタ１４に可変電源１１を接続している。
【００２４】そして、本実施例の記憶セルＣ２はＰ型の
半導体基板上にＮ型ウェルを形成し、同Ｎ型ウェル上に
ＰＭＯＳトランジスタ１４，１５を形成して構成する。
本実施例の記憶セルＣ２を多数配置してＲＡＭを構成す
ることにより、上記第１及び第２実施例と同様の作用、
効果がある。
半導体基板上にＮ型ウェルを形成し、同Ｎ型ウェル上に
ＰＭＯＳトランジスタ１４，１５を形成して構成する。
本実施例の記憶セルＣ２を多数配置してＲＡＭを構成す
ることにより、上記第１及び第２実施例と同様の作用、
効果がある。
【００２５】［第４実施例］図５は記憶セルの別の実施
例を示す。本実施例における記憶セルＣ３のフリップフ
ロップ回路１６は図２に示した抵抗４，５を省略した構
成となっており、セルトランジスタ２のソース端子に可
変電源１７を接続している。
例を示す。本実施例における記憶セルＣ３のフリップフ
ロップ回路１６は図２に示した抵抗４，５を省略した構
成となっており、セルトランジスタ２のソース端子に可
変電源１７を接続している。
【００２６】そして、本実施例の記憶セルＣ３はＮ型半
導体基板上にＰ型ウェルを形成し、同Ｐ型ウェル上に各
セルトランジスタ２，３を形成して構成する。可変電源
１７は電圧値を低電圧電源ＶS の電圧値以上に変更可能
であり、記憶セルＣ３毎のデータ書き込み又は読み出し
等の通常動作時には低電圧電源ＶS と同じ電圧値に設定
されている。可変電源１７は前記可変電源１１と同様に
Ｄ／Ａコンバータとしたり、半導体基板の外部から供給
するようにしてもよい。
導体基板上にＰ型ウェルを形成し、同Ｐ型ウェル上に各
セルトランジスタ２，３を形成して構成する。可変電源
１７は電圧値を低電圧電源ＶS の電圧値以上に変更可能
であり、記憶セルＣ３毎のデータ書き込み又は読み出し
等の通常動作時には低電圧電源ＶS と同じ電圧値に設定
されている。可変電源１７は前記可変電源１１と同様に
Ｄ／Ａコンバータとしたり、半導体基板の外部から供給
するようにしてもよい。
【００２７】さて、本実施例の記憶セルＣ３では、例え
ばノードＡがＬレベルでノードＢがＨレベルである状態
ではセルトランジスタ２がオンしセルトランジスタ３は
オフしている。この状態において、可変電源１７の電圧
を低電圧電源ＶS の電圧から上昇させると、フリップフ
ロップ回路１６のノードＡの電圧が上昇し、ノードＡの
電圧がセルトランジスタ３のしきい値電圧Ｖth以上にな
ると、セルトランジスタ３がオンする。これにより、ノ
ードＢがＬレベルとなってセルトランジスタ２がオフ
し、ノードＡはＨレベルに保持される。即ち、記憶セル
Ｃ３の保持データは「１」にセットされる。
ばノードＡがＬレベルでノードＢがＨレベルである状態
ではセルトランジスタ２がオンしセルトランジスタ３は
オフしている。この状態において、可変電源１７の電圧
を低電圧電源ＶS の電圧から上昇させると、フリップフ
ロップ回路１６のノードＡの電圧が上昇し、ノードＡの
電圧がセルトランジスタ３のしきい値電圧Ｖth以上にな
ると、セルトランジスタ３がオンする。これにより、ノ
ードＢがＬレベルとなってセルトランジスタ２がオフ
し、ノードＡはＨレベルに保持される。即ち、記憶セル
Ｃ３の保持データは「１」にセットされる。
【００２８】従って、本実施例の記憶セルＣ３を多数配
置してＲＡＭを構成した場合には、可変電源１７の電圧
を上昇させてフリップフロップ回路１６のセルトランジ
スタ３をオンさせることにより、全ての記憶セルＣ３を
一括してセットすることができる。
置してＲＡＭを構成した場合には、可変電源１７の電圧
を上昇させてフリップフロップ回路１６のセルトランジ
スタ３をオンさせることにより、全ての記憶セルＣ３を
一括してセットすることができる。
【００２９】尚、本実施例の記憶セルＣではセルトラン
ジスタ２を可変電源１７に接続しセルトランジスタ３を
低電圧電源ＶS に接続したが、記憶セルＣ３のセルトラ
ンジスタ２を低電圧電源ＶS に接続しセルトランジスタ
３を可変電源１７に接続し、可変電源１７の電圧を上昇
させてフリップフロップ回路１６のセルトランジスタ３
をオンさせることにより、記憶セルＣ３にデータをセッ
トするようにしてもよい。
ジスタ２を可変電源１７に接続しセルトランジスタ３を
低電圧電源ＶS に接続したが、記憶セルＣ３のセルトラ
ンジスタ２を低電圧電源ＶS に接続しセルトランジスタ
３を可変電源１７に接続し、可変電源１７の電圧を上昇
させてフリップフロップ回路１６のセルトランジスタ３
をオンさせることにより、記憶セルＣ３にデータをセッ
トするようにしてもよい。
【００３０】尚、上記第１及び第３実施例では記憶セル
Ｃ，Ｃ２のフリップフロップ回路１，１３のセルトラン
ジスタ２のドレイン端子を抵抗４又はＰＭＯＳトランジ
スタ１４を介して可変電源１１に接続する構成とした
が、フリップフロップ回路１，１３のセルトランジスタ
２のドレイン端子に抵抗４又はＰＭＯＳトランジスタ１
４を介して高電圧電源ＶD を接続し、同セルトランジス
タ２のソース端子に前記可変電源１７を接続した構成と
してもよい。又、この場合、記憶セルＣ，Ｃ２はＮ型半
導体基板上にＰ型ウェルを形成し、同Ｐ型ウェル上に各
セルトランジスタ２，３を形成して構成する。
Ｃ，Ｃ２のフリップフロップ回路１，１３のセルトラン
ジスタ２のドレイン端子を抵抗４又はＰＭＯＳトランジ
スタ１４を介して可変電源１１に接続する構成とした
が、フリップフロップ回路１，１３のセルトランジスタ
２のドレイン端子に抵抗４又はＰＭＯＳトランジスタ１
４を介して高電圧電源ＶD を接続し、同セルトランジス
タ２のソース端子に前記可変電源１７を接続した構成と
してもよい。又、この場合、記憶セルＣ，Ｃ２はＮ型半
導体基板上にＰ型ウェルを形成し、同Ｐ型ウェル上に各
セルトランジスタ２，３を形成して構成する。
【００３１】そして、可変電源１７の電圧を低電圧電源
ＶS の電圧から上昇させてセルトランジスタ３をオンさ
せることにより、記憶セルＣ，Ｃ２の保持データを
「１」にセットすることができる。
ＶS の電圧から上昇させてセルトランジスタ３をオンさ
せることにより、記憶セルＣ，Ｃ２の保持データを
「１」にセットすることができる。
【００３２】又、記憶セルＣ，Ｃ２のフリップフロップ
回路１，１３のセルトランジスタ２のドレイン端子に抵
抗４又はＰＭＯＳトランジスタ１４を介して高電圧電源
ＶDを接続し、同セルトランジスタ２のソース端子に低
電圧電源ＶS を接続し、セルトランジスタ３のソース端
子に前記可変電源１７を接続した構成としてもよい。こ
の場合には、可変電源１７の電圧を低電圧電源ＶS の電
圧から上昇させてセルトランジスタ２をオンさせること
により、記憶セルＣ，Ｃ２の保持データを「０」にクリ
アすることができる。
回路１，１３のセルトランジスタ２のドレイン端子に抵
抗４又はＰＭＯＳトランジスタ１４を介して高電圧電源
ＶDを接続し、同セルトランジスタ２のソース端子に低
電圧電源ＶS を接続し、セルトランジスタ３のソース端
子に前記可変電源１７を接続した構成としてもよい。こ
の場合には、可変電源１７の電圧を低電圧電源ＶS の電
圧から上昇させてセルトランジスタ２をオンさせること
により、記憶セルＣ，Ｃ２の保持データを「０」にクリ
アすることができる。
【００３３】
【発明の効果】以上詳述したように第１及び第２発明に
よれば、半導体記憶装置の高集積化を図りつつ、記憶セ
ルに対するデータのクリア又はセットを高速で行うこと
ができる優れた効果がある。
よれば、半導体記憶装置の高集積化を図りつつ、記憶セ
ルに対するデータのクリア又はセットを高速で行うこと
ができる優れた効果がある。
【図１】一実施例のＲＡＭを示す回路図である。
【図２】一例の記憶セルを示す回路図である。
【図３】別のＲＡＭを示す回路図である。
【図４】別の記憶セルを示す回路図である。
【図５】別の記憶セルを示す回路図である。
【図６】従来の記憶セルを示す回路図である。
１，１３，１６ フリップフロップ回路 ２，３ セルトランジスタ １０，１２ ＲＡＭ １１，１７ 可変電源 Ｃ，Ｃ１，Ｃ２，Ｃ３ 記憶セル ＶD 高電圧電源 ＶS 低電圧電源
Claims (2)
- 【請求項１】 第１及び第２セルトランジスタ（２，
３）の各ゲート端子を互いに他方のセルトランジスタの
ドレイン端子に接続したフリップフロップ回路（１，１
３）を有する記憶セル（Ｃ，Ｃ１，Ｃ２）を多数配置し
た半導体記憶装置において、 複数の記憶セルの第１又は第２セルトランジスタ（２，
３）のいずれか一方のセルトランジスタは電圧値を高電
圧電源（ＶD ）の電圧値以下に変更可能な可変電源（１
１）と、低電圧電源（ＶS ）との間に接続し、前記複数
の記憶セルの他方のセルトランジスタ及び前記複数の記
憶セル以外の全ての記憶セルの第１及び第２セルトラン
ジスタ（２，３）は前記高電圧電源（ＶD ）及び低電圧
電源（ＶS ）間に接続したことを特徴とする半導体記憶
装置。 - 【請求項２】 第１及び第２セルトランジスタ（２，
３）の各ゲート端子を互いに他方のセルトランジスタの
ドレイン端子に接続したフリップフロップ回路（１，１
３，１６）を有する記憶セル（Ｃ，Ｃ２，Ｃ３）を多数
配置した半導体記憶装置において、 複数の記憶セルの第１又は第２セルトランジスタ（２，
３）のいずれか一方のセルトランジスタは電圧値を低電
圧電源（ＶS ）の電圧値以上に変更可能な可変電源（１
７）に少なくとも接続し、前記複数の記憶セルの他方の
セルトランジスタ及び前記複数の記憶セル以外の全ての
記憶セルの第１及び第２セルトランジスタ（２，３）は
前記低電圧電源（ＶS ）に少なくとも接続したことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303626A JPH05144265A (ja) | 1991-11-19 | 1991-11-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303626A JPH05144265A (ja) | 1991-11-19 | 1991-11-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144265A true JPH05144265A (ja) | 1993-06-11 |
Family
ID=17923251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3303626A Withdrawn JPH05144265A (ja) | 1991-11-19 | 1991-11-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7286390B2 (en) | 2005-01-14 | 2007-10-23 | Nec Electronics Corporation | Memory cell and semiconductor integrated circuit device |
-
1991
- 1991-11-19 JP JP3303626A patent/JPH05144265A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7286390B2 (en) | 2005-01-14 | 2007-10-23 | Nec Electronics Corporation | Memory cell and semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |