JPH05144837A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＬＤＤ構造のＭＯＳＦＥＴにおいて動作速度
の低下を抑制しつつホットキャリアによる電気特性の劣
化を防止する。 【構成】 ｐ型Si基板46に、基板46の素子形成領域48を
露出する窓68を備えるフィールド酸化膜66を設ける。領
域48のほぼ中央部にゲート絶縁膜50、ゲート電極52を順
次に設け、ゲート電極52の側壁52a、52b にそれぞれ側壁
絶縁膜58、60 を設ける。さらに側壁絶縁膜58、60 のゲー
ト電極52の反対側の側面に側壁導電膜62、64 を設ける。
側壁導電膜62、64 の厚さをゲート電極52の厚さよりも薄
くすることにより動作速度の低下を抑制する。また側壁
導電膜62、64 をソース領域54、ドレイン領域56と電気的
に接触させて設けることによりホットキャリアによる電
気特性劣化を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電界効果トランジス
タ及びその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ
ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ）は、ＶＬＳＩ（ＶｅｒｙＬ
ａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）を構
成する基本素子として、現在、最も広く用いられてい
る。このＭＯＳＦＥＴでは、素子寸法の微細化に伴いチ
ャネルの電界強度が増加し、この増加によって発生した
ホットキャリアがゲート絶縁膜中に捕獲されその結果電
気的特性が劣化するという欠点がある。そこでチャネル
の電界強度を緩和させるようにしたＬＤＤ（Ｌｉｇｈｔ
ｌｙＤｏｐｅｄ Ｓｏｕｒｃｅ−Ｄｒａｉｎ）構造のＭ
ＯＳＦＥＴが提案されている。ＬＤＤ構造のＭＯＳＦＥ
Ｔは、ソース及びドレイン領域、特にゲート電極エッジ
近傍の領域での不純物濃度の変化を緩やかにすることに
よりチャネルの電界強度を緩和させるようにしたもので
ある。

【０００３】図７（Ａ）〜（Ｃ）は従来のＬＤＤ構造の
ＭＯＳＦＥＴの一例の製造工程を概略的に示す断面図で
ある。以下、第３図を参照し、従来のＬＤＤ構造のＭＯ
ＳＦＥＴの構造につき、製造工程の説明と共に説明す
る。

【０００４】この例ではまず、図７（Ａ）にも示すよう
に、ｐ型Ｓｉ基板１０にフィールド酸化膜１２を形成す
る。フィールド酸化膜１２は基板１０の素子形成領域１
４を露出する窓１６を備える。次いで、窓１６を介し露
出する素子形成領域１４上に順次にゲート絶縁膜形成用
の熱酸化膜及びゲート電極形成用のｎ⁺ ポリシリコン膜
を形成し、これら膜をパターニングしてゲート絶縁膜１
８及びゲート電極２０を形成する。次いで、ゲート電極
１８をマスクとしイオン注入法により素子形成領域１４
にＡｓ、Ｐ等の不純物を低濃度に添加し、低濃度ソース
領域（ｎ^- 領域）２２及び低濃度ドレイン領域（ｎ^- 領
域）２４を形成する。これら領域２２及び２４の不純物
ドーズ量は、例えば１０¹³ｃｍ^-2程度である。

【０００５】次に図７（Ｂ）にも示すように、ＣＶＤ
（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法により側壁絶縁膜形成用の酸化膜２６をゲート電
極２０の両側壁に形成する。酸化膜２６の膜厚は、例え
ば０．５μｍ程度である。

【０００６】次に図７（Ｃ）にも示すように、ＲＩＥ
（Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）等の異方
性エッチングにより、ゲート電極２０の両側壁に酸化膜
２６を残存させそれ以外の酸化膜２６をエッチング除去
し、ゲート電極２０の両側壁にそれぞれ側壁絶縁膜２８
及び３０を形成する。次いで、ゲート電極２０及び側壁
絶縁膜２８、３０をマスクとしイオン注入法により素子
形成領域１４に不純物を高濃度に添加し、高濃度ソース
領域（ｎ⁺ 領域）３２及び高濃度ドレイン領域（ｎ⁺ 領
域）３４を形成し、図７（Ｃ）に示すように従来のＬＤ
Ｄ構造のＭＯＳＦＥＴの基本構造を完成する。これら領
域３２及び３４の不純物ドーズ量は、例えば１０¹⁵ｃｍ
^-2程度である。側壁絶縁膜２８及び３０をマスクとして
用いているため、側壁絶縁膜２８及び３０で覆われたゲ
ート電極エッジ近傍の素子形成領域１４部分には、低濃
度ソース領域２２及び低濃度ドレイン領域２４のみを形
成することができる。この結果、不純物の濃度変化はゲ
ート電極１８エッジ近傍において緩やかになる。

【０００７】図８は従来のＬＤＤ構造のＭＯＳＦＥＴの
他の例の構造を概略的に示す断面図であり、この他の例
は特開平２−８１４３９号公報に開示されている例であ
る。尚、図７の従来例の構成成分と同様の構成成分につ
いては同一の符号を付して示し、その詳細な説明を省略
する。

【０００８】同図に示す他の例では、ゲート電極２０の
両側壁にそれぞれ側壁絶縁膜３６、３８を設ける。さら
に側壁絶縁膜３６、３８のゲート電極２０とは反対側の
側面にそれぞれ側壁導電膜４０、４２を設け、側壁導電
膜４０をソース領域２２、３２と電気的に接触させ及び
側壁導電膜４２をドレイン領域２４、３４と電気的に接
触させる。側壁導電膜４０、４２は上述の側壁絶縁膜２
８、３０と同様にして形成され、それぞれゲート電極２
０とほぼ等しい厚さを有する。また側壁導電膜４０、４
２をマスクとして用いて高濃度ソース領域３２及び高濃
度ドレイン領域３４を形成するための不純物を添加する
ことにより、ゲート電極エッジ近傍の素子形成領域１４
部分には、低濃度ソース領域２２及び低濃度ドレイン領
域２４のみを形成することができる。この他の例では、
側壁導電膜４０及び４２は導電性を有ししかもソース領
域２２、３２及びドレイン領域２４、３４と電気的に接
触するので、側壁導電膜４０及び４２に注入されたホッ
トキャリアを図示しないドレイン電極から外部電気回路
へと引き出すことができる。

【０００９】

【発明が解決しようとする課題】しかしながら上述した
前者の従来例では、側壁絶縁膜が導電性を有さないので
側壁絶縁膜中に注入されたホットキャリアは側壁絶縁膜
中に留まり、その結果ＦＥＴの電気的特性が劣化する。

【００１０】この点につき図９を参照し、より詳しく説
明する。図９は前者の従来例の要部を拡大して示す断面
図である。ソース領域（２２、３２）からドレイン領域
（２４、３４）へ向かう方向の電界の強度は、ゲート電
極２０のエッジ部分近傍に位置する低濃度ドレイン領域
２４のみの部分（図９中に符号Ｐを付した部分）で最も
強くなる。従って部分Ｐの強大な電界中に注入されたキ
ャリアは、大きな加速エネルギーを得て衝突電離（イン
パクトイオン化）を起こす。衝突電離により多数の電子
・正孔対（ホットキャリア）が発生する。ホットキャリ
アはゲート絶縁膜１８及び側壁絶縁膜３０特にゲート電
極２０エッジ部分近傍の膜部分Ｑ及びＲ中に飛び込む。
このホットキャリアの一部はゲート電極２０に達しゲー
ト電極２０を介し外部電気回路へと引き出され、また他
の一部は膜部分Ｑ及びＲ中に捕獲される。外部電気回路
へと引き出されたホットキャリアはＦＥＴの電気的特性
に大きな変化を与えないが、膜部分Ｑ及びＲ中に捕獲さ
れたホットキャリアは電荷として作用しこれらホットキ
ャリアによるチャネルへの電気的影響を考える必要があ
る。ゲート絶縁膜１８の膜部分Ｑ中に捕獲されたホット
キャリアはゲート電極２０直下に存在するのでこのホッ
トキャリアがチャネルに及ぼす電界はゲート電圧がチャ
ネルに及ぼす電界に比べて極めて小さいのでＦＥＴの電
気的特性に大きな変化を与えない。しかし側壁絶縁膜３
０の部分Ｒ中に捕獲されたホットキャリアによる電荷は
ゲート電極２０直下にはない。しかも側壁絶縁膜３０は
導電性を有さないのでこのホットキャリアはゲート電極
２０及び又はドレイン電極（図示せず）を介し外部電気
回路へと引き出されず、従って膜部分Ｒにはホットキャ
リアが捕獲され蓄積されることとなる。このためホット
キャリアが膜部分Ｒに捕獲され蓄積されることにより、
ＦＥＴの電気的特性が急激に変化し劣化する。これは、
膜部分Ｒに蓄積されたホットキャリアの影響により低濃
度ドレイン領域２４のみの部分Ｐが空乏化し、その結果
チャネルの抵抗値が増大してドレイン電流が減少するこ
とによるものである。

【００１１】また上述した後者の従来例では、側壁導電
膜４０及び４２がゲート−ソース間の容量及びゲート−
ドレイン間の容量として作用し、しかもこれら電極側壁
導電膜４０及び４２の厚さＨ１がゲート電極２０の厚さ
と等しいためそれぞれの容量は大きくなる。その結果、
ＦＥＴの動作速度が大幅に低下する。

【００１２】この発明は上述した従来の問題点を解決
し、ホットキャリアによる特性劣化及び動作速度の低下
を抑制できるＬＤＤ構造の電界効果トランジスタ及びそ
の製造方法を提供することにある。

【００１３】

【課題を解決するための手段】この目的の達成を図るた
めこの出願の第一発明の電界効果トランジスタは、第一
導電型下地の素子形成領域に順次に設けたゲート絶縁膜
及びゲート電極と、ゲート電極の両側壁と隣接する素子
形成領域にそれぞれ設けた第二導電型の不純物添加領域
と、ゲート電極両側壁にそれぞれ設けた側壁絶縁膜と、
これら側壁絶縁膜の、ゲート電極とは反対側の側面にそ
れぞれ、不純物添加領域と電気的に接触させて設けた側
壁導電膜とを備え、不純物添加領域はゲート電極からゲ
ート電極を離れる方向へ順次に配置した不純物低濃度領
域及び不純物高濃度領域を有し、不純物低濃度領域をゲ
ート電極両側壁のエッジ部分近傍に配置し、側壁導電膜
の厚さをゲート電極の厚さよりも薄くしたことを特徴と
する。

【００１４】また第二発明の電界効果トランジスタの製
造方法は、第一発明の電界効果トランジスタの製造に適
した方法のひとつであって、第一導電型下地の素子形成
領域に順次に第一絶縁膜、第一導電膜及びマスク形成用
膜を形成し、第一絶縁膜、第一導電膜及びマスク形成用
膜をゲート電極形状にパターニングし、ゲート絶縁膜、
ゲート電極及びゲート保護マスクを形成する工程と、ゲ
ート保護マスクを用いてゲート電極の両側壁と隣接する
素子形成領域にそれぞれ低濃度に第二導電型不純物を添
加し、不純物低濃度領域を形成する工程と、ゲート電極
両側壁及び不純物低濃度領域にそれぞれ第二絶縁膜を形
成し、ゲート保護マスクを用いた異方性エッチングによ
り、不純物低濃度領域が露出するまで第二絶縁膜をエッ
チング除去し、ゲート電極両側壁にそれぞれ側壁絶縁膜
を形成する工程と、側壁絶縁膜及び不純物低濃度領域に
それぞれ第二導電膜を形成し、ゲート保護マスクを用い
た異方性エッチングにより、側壁絶縁膜に形成した第二
導電膜の厚さがゲート電極の厚さよりも薄くなりかつ不
純物低濃度領域が露出するまで第二導電膜をエッチング
除去し、ゲート電極両側壁の側壁絶縁膜にそれぞれ側壁
導電膜を形成する工程と、ゲート保護マスクに加え前記
側壁導電膜を不純物添加阻止用の他のマスクとして用
い、不純物低濃度領域の、主に側壁導電膜に覆われてい
る部分に第二導電型不純物を添加しないようにしながら
不純物低濃度領域の、主に側壁導電膜に覆われていない
部分に高濃度に第二導電型不純物を添加し、不純物高濃
度領域を形成する工程と、ゲート保護マスクを除去する
工程とを含むことを特徴とする。

【００１５】さらに第三発明の電界効果トランジスタの
製造方法は、第一発明の電界効果トランジスタの製造に
適した方法のひとつであって、第一導電型下地の素子形
成領域に順次に第一絶縁膜、第一導電膜及びマスク形成
用膜を形成し、第一絶縁膜、第一導電膜及びマスク形成
用膜をゲート電極形状にパターニングし、ゲート絶縁
膜、ゲート電極及びゲート保護マスクを形成する工程
と、ゲート電極の両側壁及びこの両側壁に隣接する素子
形成領域にそれぞれ第二絶縁膜を形成し、ゲート保護マ
スクを用いた異方性エッチングにより、素子形成領域が
露出するまで第二絶縁膜をエッチング除去し、ゲート電
極両側壁にそれぞれ側壁絶縁膜を形成する工程と、ゲー
ト電極両側壁に形成した側壁絶縁膜及びゲート電極両側
壁に隣接する素子形成領域にそれぞれ第二導電膜を形成
し、ゲート保護マスクを用いた異方性エッチングによ
り、側壁絶縁膜に形成した第二導電膜の厚さがゲート電
極の厚さよりも薄くなりかつゲート電極両側壁に隣接す
る素子形成領域が露出するまで第二導電膜をエッチング
除去し、ゲート電極両側壁の側壁絶縁膜にそれぞれ側壁
導電膜を形成する工程と、ゲート保護マスクに加え側壁
導電膜を不純物添加量調整用の他のマスクとして用い、
素子形成領域の、主に側壁導電膜で覆われた部分に低濃
度に第二導電型不純物を添加すると共に素子形成領域
の、主に側壁導電膜で覆われていない部分に高濃度に第
二導電型不純物を添加し、不純物低濃度領域及び不純物
高濃度領域を形成する工程と、ゲート保護マスクを除去
する工程とを含むことを特徴とする。

【００１６】

【作用】第一発明によれば、側壁導電膜の厚さをゲート
電極の厚さよりも薄くするので側壁導電膜がゲート−ソ
ース間及びゲート−ドレイン間に形成する容量を低減で
きる。また側壁導電膜は不純物添加領域と電気的に接触
しかつ側壁導電膜は導電性を有するので、側壁導電膜中
に注入されたホットキャリアを側壁導電膜からドレイン
電極へと流し外部電気回路へと引き出せ、従ってホット
キャリアが側壁導電膜中に蓄積されるのを抑制できる。
しかもゲート電極の両側壁にそれぞれ側壁絶縁膜を設
け、さらに両側壁の側壁絶縁膜の、ゲート電極とは反対
側の側面にそれぞれ側壁導電膜を設けている。従って側
壁導電膜をマスクとして用いて素子形成領域に第二導電
型不純物を添加することによって、不純物添加領域とし
て不純物濃度の異なる不純物低濃度領域及び不純物高濃
度領域を形成できる。しかも側壁導電膜の幅は薄膜形成
技術により精度よく制御でき、また側壁導電膜の幅に応
じて不純物低濃度領域及び不純物高濃度領域の形成位置
が変化するので、これら領域の形成位置を精度よく制御
できる。

【００１７】また第二及び第三発明によれば、ゲート電
極をゲート保護マスクで覆ったまま、側壁導電膜形成用
の第二導電膜をエッチングするので、ゲート電極の厚さ
を一定に保持しつつ第二導電膜の厚さをゲート電極の厚
さよりも薄くできる。

【００１８】さらに第三発明によれば、側壁導電膜を形
成したのち、側壁導電膜を不純物添加量調整用の他のマ
スクとして用いて、素子形成領域に第二導電型不純物を
添加するので、不純物低濃度領域及び不純物高濃度領域
を同一の不純物添加工程で形成できる。

【００１９】

【実施例】以下、図面を参照し、第一〜第三発明の実施
例につき説明する。尚、図面はこれら発明が理解できる
程度に概略的に示してあるにすぎず、従ってこれら発明
を図示例に限定するものではない。

【００２０】図１は第一発明の実施例の要部構成を概略
的に示す断面図である。この実施例の電界効果トランジ
スタ４４は、第一導電型下地４６の素子形成領域４８に
順次に設けたゲート絶縁膜５０及びゲート電極５２と、
ゲート電極５２の両側壁５２ａ及び５２ｂと隣接する素
子形成領域４８にそれぞれ設けた第二導電型の不純物添
加領域５４及び５６と、両側壁５２ａ及び５２ｂにそれ
ぞれ設けた側壁絶縁膜５８及び６０と、これら側壁絶縁
膜５８及び６０の、ゲート電極５２とは反対側の側面に
それぞれ設けた側壁導電膜６２及び６４とを備える。

【００２１】この実施例では、第一導電型の下地４６例
えばｐ型Ｓｉ基板に素子分離用のフィールド酸化膜６６
を設ける。そしてフィールド酸化膜６６に窓６８を設
け、窓６８を介し素子形成領域４８を露出させる。この
素子形成領域４８のほぼ中央部にゲート絶縁膜５０及び
ゲート電極５２を設け、さらに素子形成領域４８の、一
方の側壁５２ａ隣接部分に一方の不純物添加領域５４例
えばソース領域を設け及び素子形成領域４８の、他方の
側壁５２ｂ隣接部分に他方の不純物添加領域５６例えば
ドレイン領域を設ける。

【００２２】また一方の側壁５２ａに、この側壁５２ａ
側から順次に側壁絶縁膜５８及び側壁導電膜６２を設
け、かつ側壁導電膜６２を一方の不純物添加領域５４と
電気的に接触させて設ける。側壁絶縁膜５８により、側
壁５２ａ及び側壁導電膜６２を電気的に絶縁し、ゲート
電極５２及び不純物添加領域５４の短絡を防止する。そ
して側壁導電膜６２の厚さをゲート電極５２の厚さより
も薄くし、これによりゲート−ソース間の容量を低減す
る。

【００２３】同様に他方の側壁５２ｂに、この側壁５２
ｂ側から順次に側壁絶縁膜６０及び側壁導電膜６４を設
け、かつ側壁導電膜６４を他方の不純物添加領域５６と
電気的に接触させて設ける。側壁絶縁膜６０により、側
壁５２ｂ及び側壁導電膜６４を電気的に絶縁し、ゲート
電極５２及び不純物添加領域５６の短絡を防止する。そ
して側壁導電膜６４の厚さをゲート電極５２の厚さより
も薄くし、これによりゲート−ドレイン間の容量を低減
する。

【００２４】さらに一方の不純物添加領域５４は不純物
低濃度領域５４ａ例えばｎ^- 領域及び不純物高濃度領域
５４ｂ例えばｎ⁺ 領域を有する。そして不純物低濃度領
域５４ａを一方の側壁５２ａのエッジ部分近傍に配置
し、不純物低濃度領域５４ａ及び不純物高濃度領域５４
ｂをゲート電極５２からゲート電極５２を離れる方向へ
順次に配置して設ける。

【００２５】同様に他方の不純物添加領域５６は不純物
低濃度領域５６ａ例えばｎ^- 領域及び不純物高濃度領域
５６ｂ例えばｎ⁺ 領域を有する。そして不純物低濃度領
域５６ａを他方の側壁５２ｂのエッジ部分近傍に配置
し、不純物低濃度領域５６ａ及び不純物高濃度領域５６
ｂをゲート電極５２からゲート電極５２を離れる方向へ
順次に配置して設ける。

【００２６】次に第二発明の実施例として、上述した電
界効果トランジスタ４４の製造工程につき説明する。図
２〜図４は第二発明の実施例の説明に供する製造工程図
であり、図１に示す断面と対応する断面を示す。

【００２７】この実施例では、下地４６としてｐ型Ｓｉ
基板を用意する。そして窓６８を備えるフィールド酸化
膜６６を下地４６に形成する（図２（Ａ））。窓６８
は、平面的に見て素子形成領域４８が例えば矩形状とな
るように、素子形成領域４８を露出する。尚、素子形成
領域を活性領域とも称する。

【００２８】次に下地４６の素子形成領域４８に順次に
第一絶縁膜７０、第一導電膜７２及びマスク形成用膜７
４を形成し（図２（Ｂ））、これら膜７４、７２及び７
０をゲート電極形状にパターニングしてゲート絶縁膜５
０、ゲート電極５２及びゲート保護マスク７６を形成す
る（図２（Ｃ））。

【００２９】この実施例では、素子形成領域４８の下地
表層を９００〜１１００℃程度に加熱し、素子形成領域
４８の下地表層に膜厚３〜２０ｎｍ程度の熱酸化膜を形
成する。この熱酸化膜を第一絶縁膜７０とする。次いで
第一絶縁膜７０上に、順次に、第一導電膜７２例えば膜
厚０．５μｍ程度のｎ⁺ ポリシリコン膜とマスク形成用
膜７４例えば窒化シリコン膜とを積層する。次いでフォ
トリソ及びエッチング技術により、素子形成領域４８中
央部の膜７０、７２及び７４を残存させかつ素子形成領
域４８の中央部を除く下地部分及びフィールド酸化膜６
６を露出させるように、これら膜７４、７２及び７０を
順次にパターニングする。素子形成領域４８中央部に残
存させた膜７０、７２及び７４がそれぞれゲート絶縁膜
５０、ゲート電極５２及びゲート保護マスク７６とな
る。

【００３０】次にゲート保護マスク７６を用いてゲート
電極５２の両側壁５２ａ及び５２ｂと隣接する素子形成
領域４８にそれぞれ低濃度に第二導電型不純物を添加
し、不純物低濃度領域５４ａ及び５６ａを形成する（図
３（Ａ））。

【００３１】この実施例では、イオン注入法により、第
二導電型不純物例えばＡｓ或はＰを１０¹³ｃｍ^-2程度の
ドーズ量で素子形成領域４８の露出する下地部分に添加
し、不純物低濃度領域５４ａ及び５６ａとしてｎ^- 領域
を形成する。

【００３２】次にゲート電極両側壁５２ａ及び５２ｂと
不純物低濃度領域５４ａ及び５６ａとにそれぞれ第二絶
縁膜７８を形成し（図３（Ｂ））、ゲート保護マスク７
６を用いた異方性エッチングにより、不純物低濃度領域
５４ａ及び５６ａが露出するまで第二絶縁膜７８をエッ
チング除去し、両側壁５２ａ及び５２ｂにそれぞれ側壁
絶縁膜５８及び６０を形成する（図３（Ｃ））。

【００３３】この実施例では、熱酸化法により、側壁５
２ａ及び５２ｂ、及び不純物低濃度領域５４ａ及び５６
ａの全面に熱酸化膜を形成する。この熱酸化膜を第二絶
縁膜７８とする。次いでＲＩＥ等の異方性エッチングに
より、不純物低濃度領域５４ａ及び５６ａを露出するま
でこれら領域５４ａ及び５６ａの第二絶縁膜７８をエッ
チング除去する。異方性エッチングを行うので、側壁５
４ａ及び５４ｂにそれぞれ第二絶縁膜７８を残存させた
まま不純物低濃度領域５４ａ及び５６ａの第二絶縁膜７
８をエッチング除去することができる。側壁５４ａ及び
５４ｂに残存する第二絶縁膜７８がそれぞれ側壁絶縁膜
５８及び６０となる。

【００３４】尚、側壁絶縁膜５８及び６０のこれ以外の
形成方法としては、例えばＣＶＤ法により、酸化膜を側
壁５２ａ及び側壁５２ｂと不純物低濃度領域５４ａ及び
５６ａとにそれぞれ堆積させ、この酸化膜を第二絶縁膜
７８とし、異方性エッチングにより不純物低濃度領域５
４ａ及び５６ａの第二絶縁膜７８を選択的に除去するよ
うにしてもよい。

【００３５】次に側壁絶縁膜５８及び６０と不純物低濃
度領域５４ａ及び５６ａとにそれぞれ第二導電膜８０を
形成し（図４（Ａ））、ゲート保護マスク７６を用いた
異方性エッチングにより、側壁絶縁膜５８及び６０に形
成した第二導電膜８０の厚さＨ２がゲート電極の厚さＨ
３よりも薄くなりかつ不純物低濃度領域５４ａ及び５６
ａが露出するまで第二導電膜８０をエッチング除去し、
ゲート電極両側壁５２ａ及び５２ｂの側壁絶縁膜５８及
び６０にそれぞれ側壁導電膜６２及び６４を形成する
（図４（Ｂ））。

【００３６】この実施例では、側壁絶縁膜５８及び６０
と不純物低濃度領域５４ａ及び５６ａとにそれぞれ膜厚
５０〜７００ｎｍ程度のｎ⁺ ポリシリコン膜を堆積さ
せ、このｎ⁺ ポリシリコン膜を第二導電膜８０とする。
次いでＲＩＥ等の異方性エッチングにより、側壁絶縁膜
５８及び６０の第二導電膜８０の厚さＨ２がゲート電極
の厚さＨ３よりも薄くなりかつ不純物低濃度領域５４ａ
及び５６ａを露出するまでこれら領域５４ａ及び５６ａ
の第二導電膜８０をエッチング除去する。異方性エッチ
ングを行うので、側壁５４ａ及び５４ｂにそれぞれ第二
導電膜８０を残存させたまま不純物低濃度領域５４ａ及
び５６ａの第二導電膜８０をエッチング除去することが
できる。またゲート保護マスク７６を設けているので、
第二導電膜８０の厚さＨ２をゲート電極５２の厚さＨ３
よりも薄くすることができる。側壁絶縁膜５８及び６０
に残存する第二導電膜８０がそれぞれ側壁導電膜６２及
び６４となる。

【００３７】側壁導電膜６２及び６４の幅Ｔ（図４
（Ｂ）参照）は、第二導電膜８０の膜厚を厚く或は薄く
することによって広く或は狭くなる。しかも第二導電膜
８０の膜厚制御は従来周知の膜形成技術により精度よく
行え、従って幅Ｔの制御も精度よく行える。図１に示す
電界効果トランジスタ４４の不純物低濃度領域５４ａ及
び５６ａのみの部分の不純物プロファイルは、ゲート電
極両側壁エッジ部分特にドレイン側の側壁エッジ部分の
電界強度に対し敏感に影響を与えるものであり、従っ
て、幅Ｔを精度よく制御することにより、その不純物プ
ロファイルを制御しよってゲート電極側壁エッジ部分で
の電界強度を、電界効果トランジスタ４４のゲート長や
電源電圧等の設計条件に応じた所望の強度に制御するこ
とができる。

【００３８】第二導電膜８０としてｎ⁺ ポリシリコン膜
の他、高融点金属膜例えばタングステン、タンタルや高
融点金属シリサイド膜例えばタングステンシリサイド、
タンタルシリサイド、チタンシリサイドを用いてもよ
い。

【００３９】次にゲート保護マスク７６に加え側壁導電
膜６２及び６４を不純物添加阻止用の他のマスクとして
用い、不純物低濃度領域５４ａ及び５６ａの、主に側壁
導電膜６２及び６４に覆われている部分に第二導電型不
純物を添加しないようにしながら不純物低濃度領域５４
ａ及び５６ａの、主に側壁導電膜６２及び６４に覆われ
ていない部分に高濃度に第二導電型不純物を添加し、不
純物高濃度領域５４ｂ及び５６ｂを形成する（図４
（Ｃ））。

【００４０】この実施例では、イオン注入法により、第
二導電型不純物例えばＡｓ或はＰを１０¹⁵ｃｍ^-2程度の
ドーズ量で不純物低濃度領域５４ａ及び５６ａの、主に
側壁導電膜６２及び６４に覆われていない部分に添加
し、不純物高濃度領域５４ｂ及び５６ｂとしてｎ⁺ 領域
を形成する。

【００４１】側壁導電膜６２及び６４の厚さＨ２及びイ
オン打ち込みエネルギーそのほかの条件を任意好適に定
めることにより、ゲート電極側壁５２ａ及び５２ｂのエ
ッジ部分近傍の不純物低濃度領域５４ａ及び５６ａに不
純物高濃度領域形成用の第二導電型不純物が添加される
のを阻止でき、従って側壁５２ａ及び５２ｂのエッジ部
分近傍に不純物濃度が低濃度な領域５４ａ及び５６ａを
残存させることができる。

【００４２】次にゲート保護マスク７６を除去し、図１
にも示すように電界効果トランジスタ４４の基本構造を
完成する。次に図示せずも従来周知の方法により、ゲー
ト電極５２上に中間絶縁膜を積層し、次に熱処理により
不純物添加領域５４ａ、５４ｂ及び５６ａ、５６ｂを活
性化し、次に中間絶縁膜にコンタクトホールを形成し、
次に中間絶縁膜上にコンタクトホールを介し不純物高濃
度領域５４ｂ及び５６ｂとそれぞれ電気的に接続する引
き出し配線を形成し、次に引き出し配線上に表面保護膜
を形成し、電界効果トランジスタ４４を完成する。

【００４３】上述した実施例では、ｎ⁺ ポリシリコン膜
を第二導電膜８０として低抵抗の側壁導電膜６２及び６
４を形成するようにしたが、このほか例えばノンドープ
ポリシリコン膜を第二導電膜８０として高抵抗の側壁導
電膜６２及び６４を形成し、次いで不純物高濃度領域形
成用の第二導電型不純物を添加する際にこの不純物を高
抵抗の側壁導電膜６２及び６４に添加してこれら膜６２
及び６４を低抵抗化するようにしてもよい。

【００４４】次に第三発明の実施例として、上述した電
界効果トランジスタ４４の製造工程につき説明する。図
５〜図６は第二発明の実施例の説明に供する製造工程図
であり、図１に示す断面と対応する断面を示す。

【００４５】この実施例では、上述した第二発明の実施
例と同様にして、まず、下地４６にフィールド酸化膜６
６を形成し、次いでフィールド酸化膜６６の窓６８を介
し露出する素子形成領域４８に順次にゲート絶縁膜５
０、ゲート電極５２及びゲート保護マスク７６を形成す
る（図５（Ａ））。

【００４６】次にゲート電極両側壁５２ａ及び５２ｂ、
及びこれら側壁５２ａ及び５２ｂに隣接する素子形成領
域４８にそれぞれ第二絶縁膜７８を形成し（図５
（Ｂ））、ゲート保護マスク７６を用いた異方性エッチ
ングにより、素子形成領域４８が露出するまで第二絶縁
膜７８をエッチング除去し、両側壁５２ａ及び５２ｂに
それぞれ側壁絶縁膜５８及び６０を形成する（図５
（Ｃ））。

【００４７】この実施例では、熱酸化法により、側壁５
２ａ及び５２ｂ、及び素子形成領域４８の側壁５２ａ及
び５２ｂに隣接する部分の全面に熱酸化膜を形成する。
この熱酸化膜を第二絶縁膜７８とする。次いでＲＩＥ等
の異方性エッチングにより、素子形成領域４８の側壁５
２ａ及び５２ｂに隣接する部分を露出するまでこれら隣
接部分の第二絶縁膜７８をエッチング除去する。異方性
エッチングを行うので、側壁５４ａ及び５４ｂにはそれ
ぞれ第二絶縁膜７８が残存する。これら残存する第二絶
縁膜７８がそれぞれ側壁絶縁膜５８及び６０となる。

【００４８】尚、側壁絶縁膜５８及び６０の形成はこれ
に限定されず、このほか、例えばＣＶＤ法により、酸化
膜を側壁５２ａ及び５２ｂと素子形成領域４８の側壁５
２ａ及び５２ｂに隣接する部分とにそれぞれ堆積させ、
この酸化膜を第二絶縁膜７８とし、異方性エッチングに
より素子形成領域４８の側壁５２ａ及び５２ｂに隣接す
る部分の第二絶縁膜７８を選択的に除去して、側壁絶縁
膜６８及び６０を形成するようにしてもよい。

【００４９】次にゲート電極両側壁５２ａ及び５２ｂの
側壁絶縁膜５８及び６０、及び両側壁５２ａ及び５２ｂ
に隣接する素子形成領域４８にそれぞれ第二導電膜８０
を形成し（図６（Ａ））、ゲート保護マスク７６を用い
た異方性エッチングにより、側壁絶縁膜５８及び６０に
形成した第二導電膜Ｈ２の厚さがゲート電極５２の厚さ
Ｈ１よりも薄くなりかつ両側壁５２ａ及び５２ｂに隣接
する素子形成領域４８が露出するまで第二導電膜８０を
エッチング除去し、両側壁５２ａ及び５２ｂの側壁絶縁
膜５８及び６０にそれぞれ側壁導電膜６２及び６４を形
成する（図６（Ｂ））。

【００５０】この実施例では、側壁絶縁膜５８及び６０
と素子形成領域４８の側壁５２ａ及び５２ｂに隣接する
部分とにそれぞれ膜厚５０〜７００ｎｍ程度のｎ⁺ ポリ
シリコン膜を堆積させ、このｎ⁺ ポリシリコン膜を第二
導電膜８０とする。次いでＲＩＥ等の異方性エッチング
により、側壁絶縁膜５８及び６０の第二導電膜８０の厚
さＨ２がゲート電極の厚さＨ３よりも薄くなりかつ素子
形成領域４８の側壁５２ａ及び５２ｂに隣接する部分を
露出するまでこれら隣接部分の第二導電膜８０をエッチ
ング除去する。異方性エッチングを行うので、側壁５４
ａ及び５４ｂにはそれぞれ第二導電膜８０が残存する。
またゲート保護マスク７６を設けているので、第二導電
膜８０の厚さＨ２をゲート電極の厚さＨ３よりも薄くす
ることができる。側壁絶縁膜５８及び６０に残存する第
二導電膜８０がそれぞれ側壁導電膜６２及び６４とな
る。

【００５１】次にゲート保護マスク７６に加え側壁導電
膜６２及び６４を不純物添加量調整用の他のマスクとし
て用い、素子形成領域４８の、主に側壁導電膜６２及び
６４で覆われた部分に低濃度に第二導電型不純物を添加
すると共に素子形成領域４８の、主に側壁導電膜６２及
び６４で覆われていない部分に高濃度に第二導電型不純
物を添加し、不純物低濃度領域５４ａ及び５６ａ、及び
不純物高濃度領域５４ｂ及び５６ｂを形成する（図６
（Ｃ））。

【００５２】この実施例では、イオン注入法により、素
子形成領域４８の側壁５２ａ及び５２ｂに隣接する部分
に第二導電型不純物例えばＡｓ或はＰを添加し、不純物
低濃度領域５４ａ及び５６ａとしてのｎ^- 領域、及び不
純物高濃度領域５４ｂ及び５６ｂとしてのｎ⁺ 領域を形
成する。不純物低濃度領域５４ａ及び５６ａは、素子形
成領域４８の側壁５２ａ及び５２ｂに隣接する部分であ
って、主に側壁導電膜６２及び６４で覆われた部分（側
壁５２ａ及び５２ｂのエッジ部分近傍）に形成される。
また不純物高濃度領域５４ｂ及び５６ｂは、素子形成領
域４８の側壁５２ａ及び５２ｂに隣接する部分であっ
て、主に側壁導電膜６２及び６４で覆われていない露出
部分に形成される。

【００５３】側壁導電膜６２及び６４の厚さＨ２及びイ
オン打ち込みエネルギーそのほかの条件を任意好適に定
め、側壁導電膜６２及び６４を不純物添加量調整用マス
クとして用いることにより、素子形成領域４８の側壁導
電膜６２及び６４で覆われた部分（ゲート電極側壁５２
ａ及び５２ｂのエッジ部分近傍）では不純物の添加量を
低濃度に、また素子形成領域４８の側壁導電膜６２及び
６４で覆われていない部分では不純物の添加量を高濃度
にすることができる。側壁導電膜６２及び６４で覆われ
た部分の不純物添加量は側壁導電膜６２及び６４に不純
物が添加される分だけ、側壁導電膜６２及び６４に覆わ
れていない部分の不純物添加量よりも少なくなる。また
後述する不純物添加領域５４ａ、５４ｂ及び５６ａ、５
６ｂの活性化処理で側壁導電膜６２及び６４からこれら
膜に覆われた部分に拡散する不純物の拡散量を考慮して
も、側壁導電膜６２及び６４で覆われた部分の不純物添
加量を、側壁導電膜６２及び６４に覆われていない部分
の不純物添加量よりも少なくできる。

【００５４】次にゲート保護マスク７６を除去し、図１
にも示すように電界効果トランジスタ４４の基本構造を
完成する。次に図示せずも従来周知の方法により、中間
絶縁膜の形成、不純物添加領域５４ａ、５４ｂ及び５６
ａ、５６ｂの活性化、コンタクトホールの形成、引き出
し配線の形成、及び表面保護膜の形成を行い、電界効果
トランジスタ４４を完成する。

【００５５】これら発明は上述した実施例にのみ限定さ
れるものではなく、従って各構成成分の形状、構成、配
設位置、数値的条件及びそのほかを任意好適に変更でき
る。例えば上述した各実施例では、ＮＭＯＳＦＥＴの例
につき説明したが、各成分の導電型を反対極性としてＰ
ＭＯＳＦＥＴとするようにしてもよい。また上述した実
施例ではゲート保護マスクを用いて第二導電膜をエッチ
ングし側壁導電膜を形成するようにしたが、この他、ゲ
ート電極形成用の第一導電膜及び側壁導電膜形成用の第
二導電膜のエッチングレートの差が大きくなるようにこ
れら第一及び第二導電膜の形成材料を選択し、かつ、第
一導電膜のエッチングレートを遅く及び第二導電膜のエ
ッチングレートを速くし、ゲート保護マスクを用いずに
第二導電膜をエッチングすることによって、厚さがゲー
ト電極よりも薄い側壁導電膜を形成するようにしてもよ
い。

【００５６】

【発明の効果】上述した説明からも明らかなように、第
一発明の電界効果トランジスタによれば、側壁導電膜の
厚さをゲート電極の厚さよりも薄くするので側壁導電膜
がゲート−ソース間及びゲート−ドレイン間に形成する
容量を低減できる。その結果、電界効果トランジスタの
動作速度の低下を抑制できる。

【００５７】しかも側壁導電膜は不純物添加領域と電気
的に接触しかつ側壁導電膜は導電性を有するので、側壁
導電膜中に注入されたホットキャリアを側壁導電膜から
ドレイン電極へと流し外部電気回路へと引き出せ、従っ
てホットキャリアが側壁導電膜中に蓄積されるのを抑制
できる。その結果、ホットキャリアによる電界効果トラ
ンジスタの電気的特性の劣化を防止できる。

【００５８】また第二及び第三発明の電界効果トランジ
スタの製造方法によれば、ゲート電極をゲート保護マス
クで覆ったまま、側壁導電膜形成用の第二導電膜をエッ
チングするので、ゲート電極の厚さを一定に保持しつつ
第二導電膜の厚さをゲート電極の厚さよりも薄くでき
る。従って第二及び第三発明の製造方法を用いて、第一
発明の電界効果トランジスタを製造できる。

【００５９】また第三発明の電界効果トランジスタの製
造方法によれば、側壁導電膜を形成したのち、側壁導電
膜を不純物添加量調整用の他のマスクとして用いて、素
子形成領域に第二導電型不純物を添加するので、不純物
低濃度領域及び不純物高濃度領域を同一の不純物添加工
程で形成できる。従って第二発明よりも不純物添加工程
を一回少なくすることができる。

【図面の簡単な説明】

【図１】第一発明の実施例の要部構成を概略的に示す断
面図である。

【図２】（Ａ）〜（Ｃ）は第二発明の実施例の説明に供
する製造工程図である。

【図３】（Ａ）〜（Ｃ）は第二発明の実施例の説明に供
する製造工程図である。

【図４】（Ａ）〜（Ｃ）は第二発明の実施例の説明に供
する製造工程図である。

【図５】（Ａ）〜（Ｃ）は第三発明の実施例の説明に供
する製造工程図である。

【図６】（Ａ）〜（Ｃ）は第三発明の実施例の説明に供
する製造工程図である。

【図７】（Ａ）〜（Ｃ）は従来のＭＯＳＦＥＴの説明に
供する製造工程図である。

【図８】従来のＭＯＳＦＥＴの他の例の要部構成を概略
的に示す断面図である。

【図９】図７の従来のＭＯＳＦＥＴの要部構成を概略的
に示す拡大断面図である。

【符号の説明】

４４：電界効果トランジスタ ４６：第一導電型下地 ４８：素子形成領域 ５０：ゲート絶縁膜 ５２：ゲート電極 ５２ａ、５２ｂ：ゲート電極側壁 ５４、５６：不純物添加領域 ５４ａ、５６ａ：不純物低濃度領域 ５４ｂ、５６ｂ：不純物高濃度領域 ５８、６０：側壁絶縁膜 ６２、６４：側壁導電膜 ７０：第一絶縁膜 ７２：第一導電膜 ７６：ゲート保護膜 ７８：第二絶縁膜 ８０：第二導電膜

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第一導電型下地の素子形成領域に順次に
   設けたゲート絶縁膜及びゲート電極と、該ゲート電極の
   両側壁と隣接する素子形成領域にそれぞれ設けた第二導
   電型の不純物添加領域と、前記両側壁にそれぞれ設けた
   側壁絶縁膜と、これら側壁絶縁膜の、ゲート電極とは反
   対側の側面にそれぞれ、前記不純物添加領域と電気的に
   接触させて設けた側壁導電膜とを備え、前記不純物添加
   領域はゲート電極からゲート電極を離れる方向へ順次に
   配置した不純物低濃度領域及び不純物高濃度領域を有
   し、前記不純物低濃度領域を前記両側壁のエッジ部分近
   傍に配置して成る電界効果トランジスタにおいて、 前記側壁導電膜の厚さをゲート電極の厚さよりも薄くし
   たことを特徴とする電界効果トランジスタ。
2. 【請求項２】 請求項１に記載の電界効果トランジスタ
   を製造する方法において、 第一導電型下地の素子形成領域に順次に第一絶縁膜、第
   一導電膜及びマスク形成用膜を形成し、第一絶縁膜、第
   一導電膜及びマスク形成用膜をゲート電極形状にパター
   ニングし、ゲート絶縁膜、ゲート電極及びゲート保護マ
   スクを形成する工程と、 前記ゲート保護マスクを用いてゲート電極の両側壁と隣
   接する素子形成領域にそれぞれ低濃度に第二導電型不純
   物を添加し、不純物低濃度領域を形成する工程と、 前記両側壁及び不純物低濃度領域にそれぞれ第二絶縁膜
   を形成し、前記ゲート保護マスクを用いた異方性エッチ
   ングにより、前記不純物低濃度領域が露出するまで第二
   絶縁膜をエッチング除去し、前記両側壁にそれぞれ側壁
   絶縁膜を形成する工程と、 前記側壁絶縁膜及び不純物低濃度領域にそれぞれ第二導
   電膜を形成し、前記ゲート保護マスクを用いた異方性エ
   ッチングにより、前記側壁絶縁膜に形成した第二導電膜
   の厚さがゲート電極の厚さよりも薄くなりかつ前記不純
   物低濃度領域が露出するまで第二導電膜をエッチング除
   去し、前記両側壁の側壁絶縁膜にそれぞれ側壁導電膜を
   形成する工程と、 前記ゲート保護マスクに加え前記側壁導電膜を不純物添
   加阻止用の他のマスクとして用い、前記不純物低濃度領
   域の、主に側壁導電膜に覆われている部分に第二導電型
   不純物を添加しないようにしながら前記不純物低濃度領
   域の、主に側壁導電膜に覆われていない部分に高濃度に
   第二導電型不純物を添加し、不純物高濃度領域を形成す
   る工程と、 前記ゲート保護マスクを除去する工程とを含むことを特
   徴とする電界効果トランジスタの製造方法。
3. 【請求項３】 請求項１に記載の電界効果トランジスタ
   を製造する方法において、 第一導電型下地の素子形成領域に順次に第一絶縁膜、第
   一導電膜及びマスク形成用膜を形成し、第一絶縁膜、第
   一導電膜及びマスク形成用膜をゲート電極形状にパター
   ニングし、ゲート絶縁膜、ゲート電極及びゲート保護マ
   スクを形成する工程と、 前記ゲート電極の両側壁及び該両側壁に隣接する素子形
   成領域にそれぞれ第二絶縁膜を形成し、前記ゲート保護
   マスクを用いた異方性エッチングにより、前記素子形成
   領域が露出するまで第二絶縁膜をエッチング除去し、前
   記両側壁にそれぞれ側壁絶縁膜を形成する工程と、 前記両側壁に形成した側壁絶縁膜及び前記両側壁に隣接
   する素子形成領域にそれぞれ第二導電膜を形成し、前記
   ゲート保護マスクを用いた異方性エッチングにより、前
   記側壁絶縁膜に形成した第二導電膜の厚さがゲート電極
   の厚さよりも薄くなりかつ前記両側壁に隣接する素子形
   成領域が露出するまで第二導電膜をエッチング除去し、
   前記両側壁の側壁絶縁膜にそれぞれ側壁導電膜を形成す
   る工程と、 前記ゲート保護マスクに加え側壁導電膜を不純物添加量
   調整用の他のマスクとして用い、前記素子形成領域の、
   主に側壁導電膜で覆われた部分に低濃度に第二導電型不
   純物を添加すると共に前記素子形成領域の、主に側壁導
   電膜で覆われていない部分に高濃度に第二導電型不純物
   を添加し、不純物低濃度領域及び不純物高濃度領域を形
   成する工程と、 前記ゲート保護マスクを除去する工程とを含むことを特
   徴とする電界効果トランジスタの製造方法。