JPH05145043A - マスクｒｏｍの製造方法 - Google Patents
マスクｒｏｍの製造方法Info
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- JPH05145043A JPH05145043A JP3301845A JP30184591A JPH05145043A JP H05145043 A JPH05145043 A JP H05145043A JP 3301845 A JP3301845 A JP 3301845A JP 30184591 A JP30184591 A JP 30184591A JP H05145043 A JPH05145043 A JP H05145043A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 マスクＲＯＭにおけるＴＡＴ（処理日数、工
程）を短縮し、素子分離領域の機能低下を防止したマス
クＲＯＭの製造方法。 【構成】 ゲート電極及びワード線（１５）を形成した
後に多結晶シリコン膜（１７）をウェハ全面に設け、サ
イドウォール（１８）の形成後に高エネルギーのイオン
注入を行う。
程）を短縮し、素子分離領域の機能低下を防止したマス
クＲＯＭの製造方法。 【構成】 ゲート電極及びワード線（１５）を形成した
後に多結晶シリコン膜（１７）をウェハ全面に設け、サ
イドウォール（１８）の形成後に高エネルギーのイオン
注入を行う。
Description
【０００１】
【産業上の利用分野】この発明は半導体素子、特にマス
クＲＯＭの製造方法に関するものである。
クＲＯＭの製造方法に関するものである。
【０００２】
【従来の技術】従来、ＮＡＮＤ型メモリセル方式のマス
クＲＯＭの例が文献「８Ｍ、１６ＭマスクＲＯＭの開
発、酸化膜応用動向と今後の展開」（日本技術情報セン
ター教育企画部）に開示されている。図３、図４にこの
文献に示されている１６段ＮＡＮＤ型メモリセルの平面
図および回路図を夫々示す。ＮＡＮＤ型回路は図４に示
すように、トランジスタを重ねて構成する。ＲＯＭデー
タの書込みはＤＭＯＳトランジスタ１を形成した段階で
行う。ＥＭＯＳトランジスタ２は、ゲート電極（ワード
線）に５Ｖの電圧が印加されている時は、ＯＮ状態とな
り電流（Ｉｄｓ）は流れるがＯＶの時はＯＦＦ状態で電
流は流れない。ＤＭＯＳトランジスタ１はゲート電極に
電圧を印加しない状態（ＯＶ）の時でも電流は流れる。
クＲＯＭの例が文献「８Ｍ、１６ＭマスクＲＯＭの開
発、酸化膜応用動向と今後の展開」（日本技術情報セン
ター教育企画部）に開示されている。図３、図４にこの
文献に示されている１６段ＮＡＮＤ型メモリセルの平面
図および回路図を夫々示す。ＮＡＮＤ型回路は図４に示
すように、トランジスタを重ねて構成する。ＲＯＭデー
タの書込みはＤＭＯＳトランジスタ１を形成した段階で
行う。ＥＭＯＳトランジスタ２は、ゲート電極（ワード
線）に５Ｖの電圧が印加されている時は、ＯＮ状態とな
り電流（Ｉｄｓ）は流れるがＯＶの時はＯＦＦ状態で電
流は流れない。ＤＭＯＳトランジスタ１はゲート電極に
電圧を印加しない状態（ＯＶ）の時でも電流は流れる。
【０００３】ＥＭＯＳトランジスタ２はＲＯＭデータの
“０”に当り、ＤＭＯＳトランジスタ１はＲＯＭデータ
の“１”に当る。
“０”に当り、ＤＭＯＳトランジスタ１はＲＯＭデータ
の“１”に当る。
【０００４】図５および図６に従来のＮＡＮＤ型メモリ
セル方式のマスクＭＯＳの製造方法の一例を示す。
セル方式のマスクＭＯＳの製造方法の一例を示す。
【０００５】図５において、Ｐ型シリコンウェハ１０に
ＬＯＣＯＳ法による厚さ６００Å程度のフィールド酸化
膜１１を用いて素子領域分離を行い、そしてウェハ全面
に厚さ２００〜３００Åのゲート酸化膜１２を形成す
る。（図５ａ） 次にレジスト膜１４を全面に設け、そしてホトリソグラ
フィ技術を用いてレジスト膜１４をパターニングし、そ
れをマスクとしたイオン注入によりＤＭＯＳトランジス
タ１を形成する。（図５ｂ）このイオン注入はヒ素また
は燐を線量１０12〜１０13イオン／ｃｍ2 程として行う
とよい。以下ＬＤＤトランジスタ製造方法を用いる。
ＬＯＣＯＳ法による厚さ６００Å程度のフィールド酸化
膜１１を用いて素子領域分離を行い、そしてウェハ全面
に厚さ２００〜３００Åのゲート酸化膜１２を形成す
る。（図５ａ） 次にレジスト膜１４を全面に設け、そしてホトリソグラ
フィ技術を用いてレジスト膜１４をパターニングし、そ
れをマスクとしたイオン注入によりＤＭＯＳトランジス
タ１を形成する。（図５ｂ）このイオン注入はヒ素また
は燐を線量１０12〜１０13イオン／ｃｍ2 程として行う
とよい。以下ＬＤＤトランジスタ製造方法を用いる。
【０００６】次にこのレジスト膜１４を除去した後ＬＰ
ＣＶＤ法により厚さ３０００Å程度の多結晶シリコン膜
１５を全面に成長させ、そして注入された燐を拡散させ
た後レジスト膜１６を全面に形成する。
ＣＶＤ法により厚さ３０００Å程度の多結晶シリコン膜
１５を全面に成長させ、そして注入された燐を拡散させ
た後レジスト膜１６を全面に形成する。
【０００７】ホトリソグラフィ技術によりこのレジスト
膜１６をパターニングし、それをマスクとして多結晶シ
リコン膜１５をエッチングし、ゲート電極及びワード線
１５を形成する。（図５ｃ） レジスト膜１６を除去した後、線量１０13イオン／ｃｍ
2 程度の注入を行いＮ- 拡散層１７を形成し、次にＣＶ
Ｄ技術により全面にＳｉＯ2 膜を成長させ、ＲＩＥエッ
チングにより、ゲート電極及びワード線１５に厚さ０．
２〜０．３μｍのサイドウォール１８を形成する。そし
てヒ素を線量１０15イオン／ｃｍ2 程で全面に注入し、
Ｎ+ 拡散層１９を形成し、９００℃で約３０分間の熱処
理を行ってメモリセル内にＤＭＯＳトランジスタ１とＥ
ＭＯＳトランジスタ２を形成する。（図５ｄ）
膜１６をパターニングし、それをマスクとして多結晶シ
リコン膜１５をエッチングし、ゲート電極及びワード線
１５を形成する。（図５ｃ） レジスト膜１６を除去した後、線量１０13イオン／ｃｍ
2 程度の注入を行いＮ- 拡散層１７を形成し、次にＣＶ
Ｄ技術により全面にＳｉＯ2 膜を成長させ、ＲＩＥエッ
チングにより、ゲート電極及びワード線１５に厚さ０．
２〜０．３μｍのサイドウォール１８を形成する。そし
てヒ素を線量１０15イオン／ｃｍ2 程で全面に注入し、
Ｎ+ 拡散層１９を形成し、９００℃で約３０分間の熱処
理を行ってメモリセル内にＤＭＯＳトランジスタ１とＥ
ＭＯＳトランジスタ２を形成する。（図５ｄ）
【０００８】
【発明が解決しようとする課題】しかしながら、この方
法では、ＤＭＯＳトランジスタ１の形成時であるデータ
書き込みがゲート電極１５の形成前となるためＴＡＴ
（処理日数、工程）が長くなる。
法では、ＤＭＯＳトランジスタ１の形成時であるデータ
書き込みがゲート電極１５の形成前となるためＴＡＴ
（処理日数、工程）が長くなる。
【０００９】この問題を解決するために従来、図６に示
すようにゲート電極１５の形成後に高エネルギーのイオ
ン注入をゲート電極１５の上から行ってＤＭＯＳトラン
ジスタを形成している。しかしながらこの方法では、図
６ａに示すようにゲート電極１５を形成し、その後図６
ｂに示すようにＬＤＤトランジスタ形成におけるＲＩＥ
エッチングによるサイドウォール１８を形成するのであ
るが、このサイドウォール１８の形成時にその下地とな
るフィールド酸化膜１１も約２０００Å程度エッチング
されてしまう。
すようにゲート電極１５の形成後に高エネルギーのイオ
ン注入をゲート電極１５の上から行ってＤＭＯＳトラン
ジスタを形成している。しかしながらこの方法では、図
６ａに示すようにゲート電極１５を形成し、その後図６
ｂに示すようにＬＤＤトランジスタ形成におけるＲＩＥ
エッチングによるサイドウォール１８を形成するのであ
るが、このサイドウォール１８の形成時にその下地とな
るフィールド酸化膜１１も約２０００Å程度エッチング
されてしまう。
【００１０】その後、図６ｃに示すようにレジスト膜２
０を形成しそしてそれをパターニングしてＥＭＯＳトラ
ンジスタ２の部分を覆うようにし、それをマスクとして
ＤＭＯＳトランジスタ１の形成のためのイオン注入を行
う。
０を形成しそしてそれをパターニングしてＥＭＯＳトラ
ンジスタ２の部分を覆うようにし、それをマスクとして
ＤＭＯＳトランジスタ１の形成のためのイオン注入を行
う。
【００１１】この方法を用いた場合、図７に示すように
フィールド酸化膜１１の下にもイオンの注入がなされ、
その素子領域分離機能が低下する。これを避けるために
フィールド酸化膜１１をレジスト膜で覆ったとしても、
隣接するＤＭＯＳトランジスタ１の間の領域はフィール
ド酸化膜の素子分離能力が消滅してしまう。
フィールド酸化膜１１の下にもイオンの注入がなされ、
その素子領域分離機能が低下する。これを避けるために
フィールド酸化膜１１をレジスト膜で覆ったとしても、
隣接するＤＭＯＳトランジスタ１の間の領域はフィール
ド酸化膜の素子分離能力が消滅してしまう。
【００１２】
【課題を解決するための手段】この発明は、ＮＡＮＤ型
メモリセル方式を有するマスクＲＯＭの製造方法におい
て、サイドウォール形成時のフィールド酸化膜のエッチ
ングを防止するために多結晶シリコンからなるストッパ
ーを用い、ゲート電極形成後に高エネルギーインプラを
用い、ＲＯＭデータ書き込みを行うものである。
メモリセル方式を有するマスクＲＯＭの製造方法におい
て、サイドウォール形成時のフィールド酸化膜のエッチ
ングを防止するために多結晶シリコンからなるストッパ
ーを用い、ゲート電極形成後に高エネルギーインプラを
用い、ＲＯＭデータ書き込みを行うものである。
【００１３】
【作用】サイドウォールの形成に用いるシリコン酸化物
の下に多結晶シリコンからなるストッパーを成長させ、
サイドウォール形成のためのエッチング時にフィールド
酸化がエッチングされない様にし、ゲート電極形成後に
高エネルギーインプラによるＲＯＭデータ書き込みを行
うことによりＴＡＴを改善し、また素子分離能力の低下
を防止したＮＡＮＤ型セルを用いたマスクＲＯＭの製造
方法が得られる。
の下に多結晶シリコンからなるストッパーを成長させ、
サイドウォール形成のためのエッチング時にフィールド
酸化がエッチングされない様にし、ゲート電極形成後に
高エネルギーインプラによるＲＯＭデータ書き込みを行
うことによりＴＡＴを改善し、また素子分離能力の低下
を防止したＮＡＮＤ型セルを用いたマスクＲＯＭの製造
方法が得られる。
【００１４】
【実施例】図１に本発明の実施例を示す。
【００１５】まず、従来技術同様に素子分離ゲート電極
形成を行う。（図１ａ）その後サイドウォールエッチン
グ時のストッパーとしＬＰＣＶＤ法により多結晶シリコ
ン膜１７を数百Å程度成長させ、その上にＣＶＤ法を用
い、シリコン酸化膜１８を成長させる。（図１ｂ） そして従来技術同様サイドウォールを形成する。（図１
ｃ） この方法を用いることにより、フィールド酸化膜１１は
サイドウォール形成時にエッチングされず、成長させた
ときとほぼ同じ膜厚６０００Åを維持できる。
形成を行う。（図１ａ）その後サイドウォールエッチン
グ時のストッパーとしＬＰＣＶＤ法により多結晶シリコ
ン膜１７を数百Å程度成長させ、その上にＣＶＤ法を用
い、シリコン酸化膜１８を成長させる。（図１ｂ） そして従来技術同様サイドウォールを形成する。（図１
ｃ） この方法を用いることにより、フィールド酸化膜１１は
サイドウォール形成時にエッチングされず、成長させた
ときとほぼ同じ膜厚６０００Åを維持できる。
【００１６】次に酸化処理を行いストッパー１７として
使用した多結晶シリコンを酸化させ酸化膜にし、その後
ＥＭＯＳトランジスタ部分にのみにあるレジスト１６に
よりＤＭＯＳトランジスタ１の形成のための高エネルギ
ーインプランテーションを行う。このインプランテーシ
ョンにおいてはＤＭＯＳトランジスタのゲート電極直下
の不純物（リンまたはヒ素）濃度がピークとなるエネル
ギーを用いる。（図１ｄ） この発明ではサイドウォール形成時のストッパーとして
多結晶シリコンを用いたため、サイドウォール形成時に
フィールド酸化膜の膜がエッチングされず図２に示す様
にＤＭＯＳトランジスタ１のゲート電極１５直下に不純
物のピークが生じる様に高エネルギーインプラを行った
時フィールド酸化膜１１の下部には不純物が注入され
ず、フィールド酸化膜１１の素子分離能力低下が防止さ
れる。そしてゲート電極形成後に高エネルギーインプラ
を用いて、ＤＭＯＳトランジスタを形成するものであ
る。従来と比較すると、ＲＯＭデータ書込み後の製造工
程が少なくなり、ＴＡＴの短縮が可能となる。
使用した多結晶シリコンを酸化させ酸化膜にし、その後
ＥＭＯＳトランジスタ部分にのみにあるレジスト１６に
よりＤＭＯＳトランジスタ１の形成のための高エネルギ
ーインプランテーションを行う。このインプランテーシ
ョンにおいてはＤＭＯＳトランジスタのゲート電極直下
の不純物（リンまたはヒ素）濃度がピークとなるエネル
ギーを用いる。（図１ｄ） この発明ではサイドウォール形成時のストッパーとして
多結晶シリコンを用いたため、サイドウォール形成時に
フィールド酸化膜の膜がエッチングされず図２に示す様
にＤＭＯＳトランジスタ１のゲート電極１５直下に不純
物のピークが生じる様に高エネルギーインプラを行った
時フィールド酸化膜１１の下部には不純物が注入され
ず、フィールド酸化膜１１の素子分離能力低下が防止さ
れる。そしてゲート電極形成後に高エネルギーインプラ
を用いて、ＤＭＯＳトランジスタを形成するものであ
る。従来と比較すると、ＲＯＭデータ書込み後の製造工
程が少なくなり、ＴＡＴの短縮が可能となる。
【００１７】
【発明の効果】上記のごとく、本発明によればフィール
ド酸化膜の素子分離能力を低下させることなく、ＮＡＮ
Ｄ型マスクＲＯＭの製造におけるＴＡＴ（処理日数、工
程）を短縮することができる。
ド酸化膜の素子分離能力を低下させることなく、ＮＡＮ
Ｄ型マスクＲＯＭの製造におけるＴＡＴ（処理日数、工
程）を短縮することができる。
【図１】本発明の方法の一実施例を示す工程図である。
【図２】図１の実施例におけるフィールド酸化膜下の不
純物の状態を示す図である。
純物の状態を示す図である。
【図３】従来のＮＡＮＤ型方式のマスクＲＯＭの平面図
である。
である。
【図４】従来のＮＡＮＤ型方式のマスクＲＯＭの回路図
である。
である。
【図５】従来のマスクＲＯＭの製造工程を示す図であ
る。
る。
【図６】従来のマスクＲＯＭの他の製造工程を示す図で
ある。
ある。
【図７】従来のマスクＲＯＭにおける図２と同様の図で
ある。
ある。
１ ＤＭＯＳトランジスタ ２ ＥＭＯＳトランジスタ １０ シリコン基板 １１ フィールド酸化膜 １２ ゲート酸化膜 １５ ゲート電極（ワード線） １７ 多結晶シリコン層 １８ サイドウォール
Claims (1)
- 【請求項１】 ワード線およびＤＭＯＳトランジスタお
よびＥＭＯＳトランジスタのゲート電極の形成工程後に
多結晶シリコン膜をウェハ全面に形成し、その上にシリ
コン酸化膜を形成した後、前記ワード線およびゲート電
極にサイドウォールを形成し、その後に高エネルギーの
イオン注入によりＲＯＭデータの書込みを行うことを特
徴とする、ＮＡＮＤ型メモリセル方式のマスクＲＯＭの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301845A JPH05145043A (ja) | 1991-11-18 | 1991-11-18 | マスクｒｏｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301845A JPH05145043A (ja) | 1991-11-18 | 1991-11-18 | マスクｒｏｍの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145043A true JPH05145043A (ja) | 1993-06-11 |
Family
ID=17901856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3301845A Pending JPH05145043A (ja) | 1991-11-18 | 1991-11-18 | マスクｒｏｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05145043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004080037A (ja) * | 2002-08-14 | 2004-03-11 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍ及びマスクｒｏｍを具備する半導体装置及びその製造方法 |
-
1991
- 1991-11-18 JP JP3301845A patent/JPH05145043A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004080037A (ja) * | 2002-08-14 | 2004-03-11 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍ及びマスクｒｏｍを具備する半導体装置及びその製造方法 |
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