JPH05199099A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH05199099A JPH05199099A JP4008855A JP885592A JPH05199099A JP H05199099 A JPH05199099 A JP H05199099A JP 4008855 A JP4008855 A JP 4008855A JP 885592 A JP885592 A JP 885592A JP H05199099 A JPH05199099 A JP H05199099A
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- 238000010586 diagram Methods 0.000 description 7
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Abstract
(57)【要約】
【目的】 ＣＭＯＳスリーステート出力バッファ回路の
貫通電流を抑制する。 【構成】 本発明の出力バッファ回路は、ＮＭＯＳトラ
ンジスタ１、４、７、８、１１、１２および１４と、Ｐ
ＭＯＳトランジスタ２、３、５、６、９、１０および１
３とにより構成されている。ここにおいて、ＰＭＯＳト
ランジスタ３およびＮＭＯＳトランジスタ４はＣＭＯＳ
インバータを形成しており、ＮＭＯＳトランジスタ１、
７、８、１１および１２と、ＰＭＯＳトランジスタ２、
５、６、９、１０は制御回路を形成している。また、Ｐ
ＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１
４は最終段出力回路を形成している。
貫通電流を抑制する。 【構成】 本発明の出力バッファ回路は、ＮＭＯＳトラ
ンジスタ１、４、７、８、１１、１２および１４と、Ｐ
ＭＯＳトランジスタ２、３、５、６、９、１０および１
３とにより構成されている。ここにおいて、ＰＭＯＳト
ランジスタ３およびＮＭＯＳトランジスタ４はＣＭＯＳ
インバータを形成しており、ＮＭＯＳトランジスタ１、
７、８、１１および１２と、ＰＭＯＳトランジスタ２、
５、６、９、１０は制御回路を形成している。また、Ｐ
ＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１
４は最終段出力回路を形成している。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特にＣＭＯＳスリーステート出力バッファとして形
成される出力バッファ回路に関する。
し、特にＣＭＯＳスリーステート出力バッファとして形
成される出力バッファ回路に関する。
【０００２】
【従来の技術】従来の、この種の出力バッファ回路は、
ＬＳＩの外部出力端子および負荷等が過大で、迅速な駆
動が必要とされるＬＳＩ内部データ線の駆動回路等に多
数用いられており、制御端子、入力端子および出力端子
を備えて構成され、当該制御端子にインアクティブ電位
レベルが入力される場合には、出力端子はハイインピー
ダンス状態となり、またアクティブ電位が入力される
と、出力端子には当該入力電位レベルが出力される。
ＬＳＩの外部出力端子および負荷等が過大で、迅速な駆
動が必要とされるＬＳＩ内部データ線の駆動回路等に多
数用いられており、制御端子、入力端子および出力端子
を備えて構成され、当該制御端子にインアクティブ電位
レベルが入力される場合には、出力端子はハイインピー
ダンス状態となり、またアクティブ電位が入力される
と、出力端子には当該入力電位レベルが出力される。
【０００３】この従来の出力バッファ回路の一例が、図
２の回路図に示される。図２に示されるように、このＣ
ＭＯＳスリーステート出力バッファ回路は、ＰＭＯＳト
ランジスタ１５、１８、２０、２１、２４および２５
と、ＮＭＯＳトランジスタ１６、１７、１９、２２、２
３および２６とにより構成されており、ＰＭＯＳトラン
ジスタ２５およびＮＭＯＳトランジスタ２６は出力回路
を形成し、ＰＭＯＳトランジスタ１５、２４およびＮＭ
ＯＳトランジスタ１６、１７は、ＰＭＯＳトランジスタ
２５を駆動するＮＡＮＤ回路を形成しており、ＰＭＯＳ
トランジスタ２０、２１およびＮＭＯＳトランジスタ２
２、２３は、ＮＭＯＳトランジスタ２６を駆動するＮＯ
Ｒ回路を形成している。また、ＮＭＯＳトランジスタ１
８およびＰＭＯＳトランジスタ１９は、前記ＮＯＲ回路
を駆動するインバータを形成している。
２の回路図に示される。図２に示されるように、このＣ
ＭＯＳスリーステート出力バッファ回路は、ＰＭＯＳト
ランジスタ１５、１８、２０、２１、２４および２５
と、ＮＭＯＳトランジスタ１６、１７、１９、２２、２
３および２６とにより構成されており、ＰＭＯＳトラン
ジスタ２５およびＮＭＯＳトランジスタ２６は出力回路
を形成し、ＰＭＯＳトランジスタ１５、２４およびＮＭ
ＯＳトランジスタ１６、１７は、ＰＭＯＳトランジスタ
２５を駆動するＮＡＮＤ回路を形成しており、ＰＭＯＳ
トランジスタ２０、２１およびＮＭＯＳトランジスタ２
２、２３は、ＮＭＯＳトランジスタ２６を駆動するＮＯ
Ｒ回路を形成している。また、ＮＭＯＳトランジスタ１
８およびＰＭＯＳトランジスタ１９は、前記ＮＯＲ回路
を駆動するインバータを形成している。
【０００４】本従来例の動作信号のタイミング図が、図
４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）に示されるが、“Ｈ”レベルの制御信号１０６の
入力に対応して、信号１０７の入力を受けて、ＰＭＯＳ
トランジスタ２５のゲートには信号１０８が入力され、
またＮＭＯＳトランジスタ２６のゲートには信号１０９
が入力される。これにより、出力バッファ回路の出力信
号１１０は図（ｅ）に示されるようになる。また、この
場合に、出力回路を形成するＰＭＯＳトランジスタ２５
とＮＭＯＳトランジスタ２６に流れる貫通電流の様子が
図４（ｆ）に示されれている。
４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）に示されるが、“Ｈ”レベルの制御信号１０６の
入力に対応して、信号１０７の入力を受けて、ＰＭＯＳ
トランジスタ２５のゲートには信号１０８が入力され、
またＮＭＯＳトランジスタ２６のゲートには信号１０９
が入力される。これにより、出力バッファ回路の出力信
号１１０は図（ｅ）に示されるようになる。また、この
場合に、出力回路を形成するＰＭＯＳトランジスタ２５
とＮＭＯＳトランジスタ２６に流れる貫通電流の様子が
図４（ｆ）に示されれている。
【０００５】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓスリーステート出力バッファ回路においては、図４
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
に示されるように、制御信号１０６として“Ｈ”レベル
のアクティブ電位レベルが入力されている状態において
は、入力信号１０７の電位レベルが変化した場合には、
ディメンジョンの大きな最終出力回路を形成するＰＭＯ
Ｓトランジスタ２５とＮＭＯＳトランジスタ２６とが同
時にオン状態となる期間が存在するために、電源から接
地点に対して貫通電流が流れ、消費電力が増大するとい
う欠点がある。
Ｓスリーステート出力バッファ回路においては、図４
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
に示されるように、制御信号１０６として“Ｈ”レベル
のアクティブ電位レベルが入力されている状態において
は、入力信号１０７の電位レベルが変化した場合には、
ディメンジョンの大きな最終出力回路を形成するＰＭＯ
Ｓトランジスタ２５とＮＭＯＳトランジスタ２６とが同
時にオン状態となる期間が存在するために、電源から接
地点に対して貫通電流が流れ、消費電力が増大するとい
う欠点がある。
【０００６】
【課題を解決するための手段】本発明の出力バッファ回
路は、所定の内部回路から出力される信号を外部に出力
するＣＭＯＳスリーステート出力バッファ回路におい
て、所定の制御信号を入力して、当該制御信号を反転し
て出力するＣＭＯＳインバータと、ドレインが高電位電
源に接続され、ゲートに前記信号が入力される第１のＮ
ＭＯＳトランジスタと、ソースが接地点に接続され、ゲ
ートに前記信号が入力されて、ドレインが前記第１のＮ
ＭＯＳトランジスタのソースに接続される第１のＰＭＯ
Ｓトランジスタと、ソースに前記制御信号が入力され、
ゲートが前記第１のＮＭＯＳトランジスタのソースに接
続される第２のＰＭＯＳトランジスタと、ソースが前記
第２のＰＭＯＳトランジスタのドレインに接続され、ゲ
ートに前記信号が入力されて、ドレインが所定の節点Ｂ
に接続される第３のＰＭＯＳトランジスタと、ドレイン
が前記節点Ｂに接続され、ゲートに前記信号が入力され
て、ソースが接地点に接続される第２のＮＭＯＳトラン
ジスタと、ドレインが前記節点Ｂに接続され、ゲートに
前記ＣＭＯＳインバータの反転制御信号が入力されて、
ソースが接地点に接続される第３のＮＭＯＳトランジス
タと、ソースが高電位電源に接続され、ゲートに前記制
御信号が入力されて、ドレインが所定の節点Ａに接続さ
れる第４のＰＭＯＳトランジスタと、ソースが高電位電
源に接続され、ゲートに前記信号が入力されて、ドレイ
ンが前記節点Ａに接続される第５のＰＭＯＳトランジス
タと、ドレインが前記節点Ａに接続され、ゲートに前記
信号が入力される第４のＮＭＯＳトランジスタと、ドレ
インが前記第４のＮＭＯＳトランジスタのソースに接続
され、ゲートに前記第１のＮＭＯＳトランジスタのソー
スが接続されて、ソースが前記第３のＮＭＯＳトランジ
スタのゲートが接続される第５のＮＭＯＳトランジスタ
と、前記節点ＡおよびＢにおける前記信号に対応する出
力信号を受けて、所定の信号を外部に出力する最終段出
力回路とを備えて構成される。
路は、所定の内部回路から出力される信号を外部に出力
するＣＭＯＳスリーステート出力バッファ回路におい
て、所定の制御信号を入力して、当該制御信号を反転し
て出力するＣＭＯＳインバータと、ドレインが高電位電
源に接続され、ゲートに前記信号が入力される第１のＮ
ＭＯＳトランジスタと、ソースが接地点に接続され、ゲ
ートに前記信号が入力されて、ドレインが前記第１のＮ
ＭＯＳトランジスタのソースに接続される第１のＰＭＯ
Ｓトランジスタと、ソースに前記制御信号が入力され、
ゲートが前記第１のＮＭＯＳトランジスタのソースに接
続される第２のＰＭＯＳトランジスタと、ソースが前記
第２のＰＭＯＳトランジスタのドレインに接続され、ゲ
ートに前記信号が入力されて、ドレインが所定の節点Ｂ
に接続される第３のＰＭＯＳトランジスタと、ドレイン
が前記節点Ｂに接続され、ゲートに前記信号が入力され
て、ソースが接地点に接続される第２のＮＭＯＳトラン
ジスタと、ドレインが前記節点Ｂに接続され、ゲートに
前記ＣＭＯＳインバータの反転制御信号が入力されて、
ソースが接地点に接続される第３のＮＭＯＳトランジス
タと、ソースが高電位電源に接続され、ゲートに前記制
御信号が入力されて、ドレインが所定の節点Ａに接続さ
れる第４のＰＭＯＳトランジスタと、ソースが高電位電
源に接続され、ゲートに前記信号が入力されて、ドレイ
ンが前記節点Ａに接続される第５のＰＭＯＳトランジス
タと、ドレインが前記節点Ａに接続され、ゲートに前記
信号が入力される第４のＮＭＯＳトランジスタと、ドレ
インが前記第４のＮＭＯＳトランジスタのソースに接続
され、ゲートに前記第１のＮＭＯＳトランジスタのソー
スが接続されて、ソースが前記第３のＮＭＯＳトランジ
スタのゲートが接続される第５のＮＭＯＳトランジスタ
と、前記節点ＡおよびＢにおける前記信号に対応する出
力信号を受けて、所定の信号を外部に出力する最終段出
力回路とを備えて構成される。
【０００７】なお、前記ＣＭＯＳインバータは、ソース
が高電位電源に接続され、ゲートに前記制御信号が入力
されて、ドレインが所定の節点Ｃに接続される第６のＰ
ＭＯＳトランジスタと、ドレインが前記節点Ｃに接続さ
れ、ゲートに前記制御信号が入力がされて、ドソースが
接地点に接続される第６のＮＭＯＳトランジスタと、に
より構成してもよく、また、前記最終段出力回路は、ソ
ースが高電位電源に接続され、ゲートが前記節点Ａに接
続されて、ドレインが所定の出力端子に接続される第７
のＰＭＯＳトランジスタと、ドレインが前記出力端子に
接続され、ゲートが前記節点Ｂに接続されて、ソースが
接地点に接続される第７のＮＭＯＳトランジスタとによ
り構成してもよい。
が高電位電源に接続され、ゲートに前記制御信号が入力
されて、ドレインが所定の節点Ｃに接続される第６のＰ
ＭＯＳトランジスタと、ドレインが前記節点Ｃに接続さ
れ、ゲートに前記制御信号が入力がされて、ドソースが
接地点に接続される第６のＮＭＯＳトランジスタと、に
より構成してもよく、また、前記最終段出力回路は、ソ
ースが高電位電源に接続され、ゲートが前記節点Ａに接
続されて、ドレインが所定の出力端子に接続される第７
のＰＭＯＳトランジスタと、ドレインが前記出力端子に
接続され、ゲートが前記節点Ｂに接続されて、ソースが
接地点に接続される第７のＮＭＯＳトランジスタとによ
り構成してもよい。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＮＭＯＳ
トランジスタ１、４、７、８、１１、１２および１４
と、ＰＭＯＳトランジスタ２、３、５、６、９、１０お
よび１３とにより構成されており、ＰＭＯＳトランジス
タ３およびＮＭＯＳトランジスタ４はインバータを形成
し、ＮＭＯＳトランジスタ１、７、８、１１および１２
と、ＰＭＯＳトランジスタ２、５、６、９、１０は制御
回路を形成しており、また、ＰＭＯＳトランジスタ１３
およびＮＭＯＳトランジスタ１４は出力回路を形成して
いる。
である。図１に示されるように、本実施例は、ＮＭＯＳ
トランジスタ１、４、７、８、１１、１２および１４
と、ＰＭＯＳトランジスタ２、３、５、６、９、１０お
よび１３とにより構成されており、ＰＭＯＳトランジス
タ３およびＮＭＯＳトランジスタ４はインバータを形成
し、ＮＭＯＳトランジスタ１、７、８、１１および１２
と、ＰＭＯＳトランジスタ２、５、６、９、１０は制御
回路を形成しており、また、ＰＭＯＳトランジスタ１３
およびＮＭＯＳトランジスタ１４は出力回路を形成して
いる。
【００１０】図１において、制御信号１０１として
“Ｌ”レベルの信号が入力されると、ＰＭＯＳトランジ
スタ９はオン状態となり、また、ＰＭＯＳトランジスタ
３およびＮＭＯＳトランジスタ４により形成されるイン
バータにも“Ｌ”レベルの制御信号が入力されるため、
その出力レベルは“Ｈ”レベルとなる。従って、ＰＭＯ
Ｓトランジスタ１０、ＮＭＯＳトランジスタ１１および
１２のオン・オフ状態に関わらず、ＰＭＯＳトランジス
タ１３のゲートには“Ｈ”レベルが入力され、ＰＭＯＳ
トランジスタ１３はオフ状態となる。一方ＮＭＯＳトラ
ンジスタ８のゲートにはインバータ出力の“Ｈ”レベル
が入力され、ＮＭＯＳトランジスタ８はオン状態とな
る。また、ＰＭＯＳトランジスタ５のソースに対して
は、制御信号１０１の“Ｌ”レベルが入力されており、
これにより、ＰＭＯＳトランジスタ５、６およびＮＭＯ
Ｓトランジスタ７のオン・オフ状態に関わらずＮＭＯＳ
トランジスタ１４のゲートには“Ｌ”レベルが入力さ
れ、ＮＭＯＳトランジスタ１４はオフ状態となる。従っ
て、ＰＭＯＳトランジスタ１３およびＮＭＯＳトランジ
スタ１４により形成される出力回路の出力端はハイイン
ピーダンス状態となる。
“Ｌ”レベルの信号が入力されると、ＰＭＯＳトランジ
スタ９はオン状態となり、また、ＰＭＯＳトランジスタ
３およびＮＭＯＳトランジスタ４により形成されるイン
バータにも“Ｌ”レベルの制御信号が入力されるため、
その出力レベルは“Ｈ”レベルとなる。従って、ＰＭＯ
Ｓトランジスタ１０、ＮＭＯＳトランジスタ１１および
１２のオン・オフ状態に関わらず、ＰＭＯＳトランジス
タ１３のゲートには“Ｈ”レベルが入力され、ＰＭＯＳ
トランジスタ１３はオフ状態となる。一方ＮＭＯＳトラ
ンジスタ８のゲートにはインバータ出力の“Ｈ”レベル
が入力され、ＮＭＯＳトランジスタ８はオン状態とな
る。また、ＰＭＯＳトランジスタ５のソースに対して
は、制御信号１０１の“Ｌ”レベルが入力されており、
これにより、ＰＭＯＳトランジスタ５、６およびＮＭＯ
Ｓトランジスタ７のオン・オフ状態に関わらずＮＭＯＳ
トランジスタ１４のゲートには“Ｌ”レベルが入力さ
れ、ＮＭＯＳトランジスタ１４はオフ状態となる。従っ
て、ＰＭＯＳトランジスタ１３およびＮＭＯＳトランジ
スタ１４により形成される出力回路の出力端はハイイン
ピーダンス状態となる。
【００１１】次に、制御信号１０１として“Ｈ”レベ
ル、入力信号１０２として“Ｌ”レベルが入力されてい
る場合には、ＰＭＯＳトランジスタ９のゲートおよびイ
ンバータの入力レベルとしては“Ｈ”レベルが入力さ
れ、これによりＰＭＯＳトランジスタ９はオフ状態とな
り、インバータ出力は“Ｌ”レベルとなる。また、ＮＭ
ＯＳトランジスタ１、７および１１と、ＰＭＯＳトラン
ジスタ２、６および１０のゲートには、それぞれ“Ｌ”
レベルが入力されて、ＰＭＯＳトランジスタ２、６およ
び１０はオン状態となり、ＮＭＯＳトランジスタ１、７
および１１はオフ状態となる。これにより、ＰＭＯＳト
ランジスタ１０を通してＰＭＯＳトランジスタ１３のゲ
ートには“Ｈ”レベルが入力され、ＰＭＯＳトランジス
タ１３はオフ状態となる。一方、ＰＭＯＳトランジスタ
２を通してＰＭＯＳトランジスタ５のゲートには“Ｌ”
レベルが入力され、ＰＭＯＳトランジスタ５はオン状態
となり、これによりＰＭＯＳトランジスタ５および６を
通してＮＭＯＳトランジスタ１４のゲートには“Ｈ”レ
ベルが入力されて、ＮＭＯＳトランジスタ１４はオン状
態となり、ＰＭＯＳトランジスタ１３およびＮＭＯＳト
ランジスタ１４により形成される出力回路の出力信号１
０５は“Ｌ”レベルの信号として出力される。
ル、入力信号１０２として“Ｌ”レベルが入力されてい
る場合には、ＰＭＯＳトランジスタ９のゲートおよびイ
ンバータの入力レベルとしては“Ｈ”レベルが入力さ
れ、これによりＰＭＯＳトランジスタ９はオフ状態とな
り、インバータ出力は“Ｌ”レベルとなる。また、ＮＭ
ＯＳトランジスタ１、７および１１と、ＰＭＯＳトラン
ジスタ２、６および１０のゲートには、それぞれ“Ｌ”
レベルが入力されて、ＰＭＯＳトランジスタ２、６およ
び１０はオン状態となり、ＮＭＯＳトランジスタ１、７
および１１はオフ状態となる。これにより、ＰＭＯＳト
ランジスタ１０を通してＰＭＯＳトランジスタ１３のゲ
ートには“Ｈ”レベルが入力され、ＰＭＯＳトランジス
タ１３はオフ状態となる。一方、ＰＭＯＳトランジスタ
２を通してＰＭＯＳトランジスタ５のゲートには“Ｌ”
レベルが入力され、ＰＭＯＳトランジスタ５はオン状態
となり、これによりＰＭＯＳトランジスタ５および６を
通してＮＭＯＳトランジスタ１４のゲートには“Ｈ”レ
ベルが入力されて、ＮＭＯＳトランジスタ１４はオン状
態となり、ＰＭＯＳトランジスタ１３およびＮＭＯＳト
ランジスタ１４により形成される出力回路の出力信号１
０５は“Ｌ”レベルの信号として出力される。
【００１２】上記の状態において、入力信号１０２とし
て“Ｈ”レベルの信号が入力されると、ＮＭＯＳトラン
ジスタ１、７および１１はオン状態となり、ＰＭＯＳト
ランジスタ２、６および１０はオフ状態となって、ＮＭ
ＯＳトランジスタ１４のゲートには“Ｌ”レベルが入力
され、ＮＭＯＳトランジスタ１４は即オフの状態とな
る。一方、ＰＭＯＳトランジスタ５およびＮＭＯＳトラ
ンジスタ１２のゲートには、ＮＭＯＳトランジスタ１を
通して“Ｈ”レベルからＮＭＯＳトランジスタのスレッ
シュホールド電圧だけ下降した電位レベルが入力され、
ＮＭＯＳトランジスタ１２がオン状態になった時点にお
いて、ＮＭＯＳトランジスタ４、１２および１１を通し
てＰＭＯＳトランジスタ１３のゲートには“Ｌ”レベル
が入力されて、ＰＭＯＳトランジスタ１３はオン状態と
なる。従って、ＮＭＯＳトランジスタ１４がオフ状態に
なってからＰＭＯＳトランジスタ１３がオン状態となる
までには或る時間差を生ずる状態となり、出力回路を形
成するＰＭＯＳトランジスタ１３およびＮＭＯＳトラン
ジスタ１４が、同時にオン状態となる期間は大幅に短縮
される。
て“Ｈ”レベルの信号が入力されると、ＮＭＯＳトラン
ジスタ１、７および１１はオン状態となり、ＰＭＯＳト
ランジスタ２、６および１０はオフ状態となって、ＮＭ
ＯＳトランジスタ１４のゲートには“Ｌ”レベルが入力
され、ＮＭＯＳトランジスタ１４は即オフの状態とな
る。一方、ＰＭＯＳトランジスタ５およびＮＭＯＳトラ
ンジスタ１２のゲートには、ＮＭＯＳトランジスタ１を
通して“Ｈ”レベルからＮＭＯＳトランジスタのスレッ
シュホールド電圧だけ下降した電位レベルが入力され、
ＮＭＯＳトランジスタ１２がオン状態になった時点にお
いて、ＮＭＯＳトランジスタ４、１２および１１を通し
てＰＭＯＳトランジスタ１３のゲートには“Ｌ”レベル
が入力されて、ＰＭＯＳトランジスタ１３はオン状態と
なる。従って、ＮＭＯＳトランジスタ１４がオフ状態に
なってからＰＭＯＳトランジスタ１３がオン状態となる
までには或る時間差を生ずる状態となり、出力回路を形
成するＰＭＯＳトランジスタ１３およびＮＭＯＳトラン
ジスタ１４が、同時にオン状態となる期間は大幅に短縮
される。
【００１３】図３（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）および（ｆ）は、本実施例における動作信号のタ
イミング図であるが、図３（ｆ）に示される終段出力回
路における貫通電流Ｉ1 が、図４（ｆ）に示される従来
の貫通電流Ｉ1 に比較して、軽減されていることが理解
される。
（ｅ）および（ｆ）は、本実施例における動作信号のタ
イミング図であるが、図３（ｆ）に示される終段出力回
路における貫通電流Ｉ1 が、図４（ｆ）に示される従来
の貫通電流Ｉ1 に比較して、軽減されていることが理解
される。
【００１４】
【発明の効果】以上説明したように、本発明は、ＣＭＯ
Ｓスリーステート出力バッファ回路に適用されて、終段
出力回路における貫通電流を抑制することができるとい
う効果がある。
Ｓスリーステート出力バッファ回路に適用されて、終段
出力回路における貫通電流を抑制することができるとい
う効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例を示す回路図である。
【図３】本発明の一実施例における動作信号のタイミン
グ図である。
グ図である。
【図４】従来例における動作信号のタイミング図であ
る。
る。
１、４、７、８、１１、１２、１４、１６、１７、１
９、２２、２３、２６ＮＭＯＳトランジスタ ２、３、５、６、９、１０、１３、１５、１８、２０、
２１、２４、２５ＰＭＯＳトランジスタ
９、２２、２３、２６ＮＭＯＳトランジスタ ２、３、５、６、９、１０、１３、１５、１８、２０、
２１、２４、２５ＰＭＯＳトランジスタ
Claims (2)
- 【請求項１】 所定の内部回路から出力される信号を外
部に出力するＣＭＯＳスリーステート出力バッファ回路
において、 所定の制御信号を入力して、当該制御信号を反転して出
力するＣＭＯＳインバータと、 ドレインが高電位電源に接続され、ゲートに前記信号が
入力される第１のＮＭＯＳトランジスタと、 ソースが接地点に接続され、ゲートに前記信号が入力さ
れて、ドレインが前記第１のＮＭＯＳトランジスタのソ
ースに接続される第１のＰＭＯＳトランジスタと、 ソースに前記制御信号が入力され、ゲートが前記第１の
ＮＭＯＳトランジスタのソースに接続される第２のＰＭ
ＯＳトランジスタと、 ソースが前記第２のＰＭＯＳトランジスタのドレインに
接続され、ゲートに前記信号が入力されて、ドレインが
所定の節点Ｂに接続される第３のＰＭＯＳトランジスタ
と、 ドレインが前記節点Ｂに接続され、ゲートに前記信号が
入力されて、ソースが接地点に接続される第２のＮＭＯ
Ｓトランジスタと、 ドレインが前記節点Ｂに接続され、ゲートに前記ＣＭＯ
Ｓインバータの反転制御信号が入力されて、ソースが接
地点に接続される第３のＮＭＯＳトランジスタと、 ソースが高電位電源に接続され、ゲートに前記制御信号
が入力されて、ドレインが所定の節点Ａに接続される第
４のＰＭＯＳトランジスタと、 ソースが高電位電源に接続され、ゲートに前記信号が入
力されて、ドレインが前記節点Ａに接続される第５のＰ
ＭＯＳトランジスタと、 ドレインが前記節点Ａに接続され、ゲートに前記信号が
入力される第４のＮＭＯＳトランジスタと、 ドレインが前記第４のＮＭＯＳトランジスタのソースに
接続され、ゲートに前記第１のＮＭＯＳトランジスタの
ソースが接続されて、ソースが前記第３のＮＭＯＳトラ
ンジスタのゲートが接続される第５のＮＭＯＳトランジ
スタと、 前記節点ＡおよびＢにおける前記信号に対応する出力信
号を受けて、所定の信号を外部に出力する最終段出力回
路と、 を備えることを特徴とする出力バッファ回路。 - 【請求項２】 前記ＣＭＯＳインバータが、ソースが高
電位電源に接続され、ゲートに前記制御信号が入力され
て、ドレインが所定の節点Ｃに接続される第６のＰＭＯ
Ｓトランジスタと、 ドレインが前記節点Ｃに接続され、ゲートに前記制御信
号が入力がされて、ドソースが接地点に接続される第６
のＮＭＯＳトランジスタと、 により構成され、 前記最終段出力回路が、ソースが高電位電源に接続さ
れ、ゲートが前記節点Ａに接続されて、ドレインが所定
の出力端子に接続される第７のＰＭＯＳトランジスタ
と、 ドレインが前記出力端子に接続され、ゲートが前記節点
Ｂに接続されて、ソースが接地点に接続される第７のＮ
ＭＯＳトランジスタと、 により構成される請求項１記載のバッファ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008855A JPH05199099A (ja) | 1992-01-22 | 1992-01-22 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008855A JPH05199099A (ja) | 1992-01-22 | 1992-01-22 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199099A true JPH05199099A (ja) | 1993-08-06 |
Family
ID=11704345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008855A Withdrawn JPH05199099A (ja) | 1992-01-22 | 1992-01-22 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199099A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9124224B2 (en) | 2011-06-16 | 2015-09-01 | Samsung Electro-Mechanics Co., Ltd. | Power generating circuit and switching circuit |
-
1992
- 1992-01-22 JP JP4008855A patent/JPH05199099A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9124224B2 (en) | 2011-06-16 | 2015-09-01 | Samsung Electro-Mechanics Co., Ltd. | Power generating circuit and switching circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |