JPH05206831A - Ｃｍｏｓ出力バッファ回路 - Google Patents
Ｃｍｏｓ出力バッファ回路Info
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- JPH05206831A JPH05206831A JP4013113A JP1311392A JPH05206831A JP H05206831 A JPH05206831 A JP H05206831A JP 4013113 A JP4013113 A JP 4013113A JP 1311392 A JP1311392 A JP 1311392A JP H05206831 A JPH05206831 A JP H05206831A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims description 43
- 239000004020 conductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
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- 230000007423 decrease Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】貫通電流を抑え、ノイズを低減すること。
【構成】入力信号端子１０は、２入力ＮＡＮＤゲート１
２及び２入力ＮＯＲゲート１４の端子の一端、及びトラ
ンスミッションゲート１６の入力端に接続され、ＮＡＮ
Ｄ，ＮＯＲゲート１２，１４の他端には、トランスミッ
ションゲート１６の出力端が接続され、ＮＡＮＤゲート
１２の出力端子は、ソースが電源２３に接続された出力
駆動用ＰＭＯＳトランジスタ２０のゲートに接続され、
ＮＯＲゲート１４の出力端子は、ソースが接地２６に接
続された出力駆動用ＮＭＯＳトランジスタ２２のゲート
に接続される。ＰＭＯＳ，ＮＭＯＳトランジスタ２０，
２２のドレインは共通に信号出力端子２８に接続され
る。トランスミッションゲート１６は、ゲートが接地に
接続されたＰＭＯＳトランジスタ１６Ｐとゲートが電源
に接続されたＮＭＯＳトランジスタ１６Ｎを並列接続し
て成る。
２及び２入力ＮＯＲゲート１４の端子の一端、及びトラ
ンスミッションゲート１６の入力端に接続され、ＮＡＮ
Ｄ，ＮＯＲゲート１２，１４の他端には、トランスミッ
ションゲート１６の出力端が接続され、ＮＡＮＤゲート
１２の出力端子は、ソースが電源２３に接続された出力
駆動用ＰＭＯＳトランジスタ２０のゲートに接続され、
ＮＯＲゲート１４の出力端子は、ソースが接地２６に接
続された出力駆動用ＮＭＯＳトランジスタ２２のゲート
に接続される。ＰＭＯＳ，ＮＭＯＳトランジスタ２０，
２２のドレインは共通に信号出力端子２８に接続され
る。トランスミッションゲート１６は、ゲートが接地に
接続されたＰＭＯＳトランジスタ１６Ｐとゲートが電源
に接続されたＮＭＯＳトランジスタ１６Ｎを並列接続し
て成る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ論理回路を用
いた出力バッファ回路に係り、特に、貫通電流を抑え、
ノイズを低減したＣＭＯＳ出力バッファ回路に関する。
いた出力バッファ回路に係り、特に、貫通電流を抑え、
ノイズを低減したＣＭＯＳ出力バッファ回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ論理回路を用いた出力回路とし
ては、例えば、特開平２−１０１８１７号公報に、図２
の（Ｂ）に示すような回路が開示されている。
ては、例えば、特開平２−１０１８１７号公報に、図２
の（Ｂ）に示すような回路が開示されている。
【０００３】この回路は、内部回路出力信号端子１００
に２入力ＮＡＮＤゲート１０２の一端及び２入力ＮＯＲ
ゲート１０４の一端が接続され、２入力ＮＡＮＤゲート
１０２の他端は、出力制御信号端子１０６と入力端が接
続されたインバータ１０８の出力端と接続され、また２
入力ＮＯＲゲート１０４の他端は、出力制御信号端子１
０６と直接接続されており、ＮＡＮＤゲート１０２の出
力端子は出力駆動用ＰＭＯＳトランジスタ１１０のゲー
トと、ＮＯＲゲート１０４の出力端子は出力駆動用ＮＭ
ＯＳトランジスタ１１２のゲートと接続され、ＰＭＯＳ
トランジスタ１１０のソースは電源（ＶDD）１１４に、
ＮＭＯＳトランジスタ１１２のソースは接地（ＶSS）１
１６に接続され、両トランジスタ１１０，１１２のドレ
インは共通接続されて出力信号端子１１８と接続されて
いる。
に２入力ＮＡＮＤゲート１０２の一端及び２入力ＮＯＲ
ゲート１０４の一端が接続され、２入力ＮＡＮＤゲート
１０２の他端は、出力制御信号端子１０６と入力端が接
続されたインバータ１０８の出力端と接続され、また２
入力ＮＯＲゲート１０４の他端は、出力制御信号端子１
０６と直接接続されており、ＮＡＮＤゲート１０２の出
力端子は出力駆動用ＰＭＯＳトランジスタ１１０のゲー
トと、ＮＯＲゲート１０４の出力端子は出力駆動用ＮＭ
ＯＳトランジスタ１１２のゲートと接続され、ＰＭＯＳ
トランジスタ１１０のソースは電源（ＶDD）１１４に、
ＮＭＯＳトランジスタ１１２のソースは接地（ＶSS）１
１６に接続され、両トランジスタ１１０，１１２のドレ
インは共通接続されて出力信号端子１１８と接続されて
いる。
【０００４】
【発明が解決しようとする課題】従来のＣＭＯＳ出力回
路は、上記のように構成されているが、下記のような課
題が存在する。
路は、上記のように構成されているが、下記のような課
題が存在する。
【０００５】上記ＣＭＯＳ出力回路は、出力制御信号端
子１０６に与えられる出力制御信号が“Ｌ”である時に
出力可能となるが、この際、最終出力段のＣＭＯＳトラ
ンジスタ１１０，１１２の入力への信号伝達の差は、Ｎ
ＡＮＤゲート１０２の論理閾値とＮＯＲゲート１０４の
論理閾値との差で決定する。例えば、内部回路出力が
“Ｌ”→“Ｈ”へと遷移する際に於いては、論理閾値の
低いＮＯＲゲート１０４の出力が“Ｈ”→“Ｌ”へと遷
移し、次に論理閾値の高いＮＡＮＤゲート１０２の出力
が“Ｈ”→“Ｌ”に遷移する。逆に、内部回路出力が
“Ｈ”→“Ｌ”へと遷移する際に於いては、先にＮＡＮ
Ｄゲート１０２の出力が変化し、次にＮＯＲゲート１０
４の出力が変化する。この時、ＮＡＮＤゲート１０２，
ＮＯＲゲート１０４の出力が共にＯＮの状態が短かけれ
ば貫通電流の低減は成るが、そのためには、内部回路出
力信号の立ち上がり波形及び立ち下がり波形がゆるやか
なものでなくてはならない。しかしながら、このように
波形をゆるやかなものとすると、近来の素子が微細化さ
れ高速動作を求められるような半導体回路に於いては、
常時ＯＮの状態にも成りえてしまい、信頼性に欠け、貫
通電流の低減もならない。
子１０６に与えられる出力制御信号が“Ｌ”である時に
出力可能となるが、この際、最終出力段のＣＭＯＳトラ
ンジスタ１１０，１１２の入力への信号伝達の差は、Ｎ
ＡＮＤゲート１０２の論理閾値とＮＯＲゲート１０４の
論理閾値との差で決定する。例えば、内部回路出力が
“Ｌ”→“Ｈ”へと遷移する際に於いては、論理閾値の
低いＮＯＲゲート１０４の出力が“Ｈ”→“Ｌ”へと遷
移し、次に論理閾値の高いＮＡＮＤゲート１０２の出力
が“Ｈ”→“Ｌ”に遷移する。逆に、内部回路出力が
“Ｈ”→“Ｌ”へと遷移する際に於いては、先にＮＡＮ
Ｄゲート１０２の出力が変化し、次にＮＯＲゲート１０
４の出力が変化する。この時、ＮＡＮＤゲート１０２，
ＮＯＲゲート１０４の出力が共にＯＮの状態が短かけれ
ば貫通電流の低減は成るが、そのためには、内部回路出
力信号の立ち上がり波形及び立ち下がり波形がゆるやか
なものでなくてはならない。しかしながら、このように
波形をゆるやかなものとすると、近来の素子が微細化さ
れ高速動作を求められるような半導体回路に於いては、
常時ＯＮの状態にも成りえてしまい、信頼性に欠け、貫
通電流の低減もならない。
【０００６】本発明は上記の点に鑑みてなされたもの
で、安定して出力回路の貫通電流を抑え、ノイズを低減
できるＣＭＯＳ出力バッファ回路を提供することを目的
とする。
で、安定して出力回路の貫通電流を抑え、ノイズを低減
できるＣＭＯＳ出力バッファ回路を提供することを目的
とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＣＭＯＳ出力バッファ回路は、信号入力
端子と、信号出力端子と、第１の電圧レベルの第１の基
準電圧源と、前記第１の電圧レベルとは異なる第２の電
圧レベルの第２の基準電圧源と、前記信号入力端子に一
方の入力端が接続された２入力ＮＡＮＤゲートと、前記
第１の基準電圧源と前記信号出力端子との間に接続さ
れ、その制御端子が前記２入力ＮＡＮＤゲートの出力端
に接続された第１極性の第１の半導体素子と、前記信号
入力端子に一方の入力端が接続され、前記２入力ＮＡＮ
Ｄゲートよりも低い論理閾値を有する２入力ＮＯＲゲー
トと、前記第２の基準電圧源と前記信号出力端子との間
に接続され、その制御端子が前記２入力ＮＯＲ回路の出
力端に接続された、前記第１の極性とは異なる第２極性
の第２の半導体素子と、それぞれ第１，第２の導通端子
及び制御端子を有する第１の極性の第３の半導体素子と
第２の極性の第４の半導体素子とを含み、前記第３及び
第４の半導体素子の前記第１の導通端子は共通に接続さ
れて信号入力端子に接続され、前記第３及び第４の半導
体素子の前記第２の導通端子は共通に接続されて前記２
入力ＮＡＮＤゲート及び２入力ＮＯＲゲートの他方の入
力端に接続され、前記第３の半導体素子の制御端子が前
記第２の基準電圧源に接続され、且つ前記第４の半導体
素子の制御端子が前記第１の基準電圧源に接続されてい
るトランスミッョンゲートとを備えている。
めに、本発明のＣＭＯＳ出力バッファ回路は、信号入力
端子と、信号出力端子と、第１の電圧レベルの第１の基
準電圧源と、前記第１の電圧レベルとは異なる第２の電
圧レベルの第２の基準電圧源と、前記信号入力端子に一
方の入力端が接続された２入力ＮＡＮＤゲートと、前記
第１の基準電圧源と前記信号出力端子との間に接続さ
れ、その制御端子が前記２入力ＮＡＮＤゲートの出力端
に接続された第１極性の第１の半導体素子と、前記信号
入力端子に一方の入力端が接続され、前記２入力ＮＡＮ
Ｄゲートよりも低い論理閾値を有する２入力ＮＯＲゲー
トと、前記第２の基準電圧源と前記信号出力端子との間
に接続され、その制御端子が前記２入力ＮＯＲ回路の出
力端に接続された、前記第１の極性とは異なる第２極性
の第２の半導体素子と、それぞれ第１，第２の導通端子
及び制御端子を有する第１の極性の第３の半導体素子と
第２の極性の第４の半導体素子とを含み、前記第３及び
第４の半導体素子の前記第１の導通端子は共通に接続さ
れて信号入力端子に接続され、前記第３及び第４の半導
体素子の前記第２の導通端子は共通に接続されて前記２
入力ＮＡＮＤゲート及び２入力ＮＯＲゲートの他方の入
力端に接続され、前記第３の半導体素子の制御端子が前
記第２の基準電圧源に接続され、且つ前記第４の半導体
素子の制御端子が前記第１の基準電圧源に接続されてい
るトランスミッョンゲートとを備えている。
【０００８】
【作用】即ち、本発明のＣＭＯＳ出力バッファ回路によ
れば、
れば、
【０００９】トランスミッションゲートに於いて、第３
の半導体素子の制御端子、例えばＰＭＯＳトランジスタ
のゲートが第２の基準電圧源、例えば接地に、また第４
の半導体素子の制御端子、例えばＮＭＯＳトランジスタ
のゲートが第１の基準電圧源、例えば電源に接続されて
いる。従って、トランスミッションゲートは常時ＯＮの
状態で動作し、抵抗として作用するため、入力信号がな
まった形の信号波形を出力する。また、ＮＯＲゲートよ
りもＮＡＮＤゲートの方が閾値電圧が高いために、入力
信号が立ち上がりの場合は先に、立ち下がりの場合は後
にＮＡＮＤゲートの出力信号が変化する。それによっ
て、ＮＡＮＤゲート及びＮＯＲゲートの出力が同時にＯ
Ｎする時間、即ち、第１及び第２の半導体素子の制御端
子入力、例えば最終段出力駆動用トランジスタのゲート
入力が同時に“Ｈ”でいる時間が減少し、貫通電流の低
減が成り、ノイズの低減が成る。
の半導体素子の制御端子、例えばＰＭＯＳトランジスタ
のゲートが第２の基準電圧源、例えば接地に、また第４
の半導体素子の制御端子、例えばＮＭＯＳトランジスタ
のゲートが第１の基準電圧源、例えば電源に接続されて
いる。従って、トランスミッションゲートは常時ＯＮの
状態で動作し、抵抗として作用するため、入力信号がな
まった形の信号波形を出力する。また、ＮＯＲゲートよ
りもＮＡＮＤゲートの方が閾値電圧が高いために、入力
信号が立ち上がりの場合は先に、立ち下がりの場合は後
にＮＡＮＤゲートの出力信号が変化する。それによっ
て、ＮＡＮＤゲート及びＮＯＲゲートの出力が同時にＯ
Ｎする時間、即ち、第１及び第２の半導体素子の制御端
子入力、例えば最終段出力駆動用トランジスタのゲート
入力が同時に“Ｈ”でいる時間が減少し、貫通電流の低
減が成り、ノイズの低減が成る。
【００１０】
【実施例】本発明の実施例を説明する前に、本発明の理
解を助けるために、まず本発明の概念を説明する。
解を助けるために、まず本発明の概念を説明する。
【００１１】図１の（Ａ）は、その構成を示す図であ
る。入力信号端子１０は、２入力ＮＡＮＤゲート１２及
び２入力ＮＯＲゲート１４の端子の一端、及びトランス
ミッションゲート１６の入力端に接続されている。ＮＡ
ＮＤゲート１２及びＮＯＲゲート１４の他端には、トラ
ンスミッションゲート１６の出力端が接続されている。
ＮＡＮＤゲート１２の出力端子は、出力駆動用ＰＭＯＳ
トランジスタ２０のゲートに接続され、ＮＯＲゲート１
４の出力端子は、出力駆動用ＮＭＯＳトランジスタ２２
のゲートに接続されている。ＰＭＯＳトランジスタ２０
のソースは、電源（ＶDD）２４に接続され、ＮＭＯＳト
ランジスタ２２のソースは接地（ＶSS）２６に接続され
ている。そして、ＰＭＯＳトランジスタ２０のドレイン
とＮＭＯＳトランジスタ２２のドレインは共通接続され
て、信号出力端子２８と接続されている。
る。入力信号端子１０は、２入力ＮＡＮＤゲート１２及
び２入力ＮＯＲゲート１４の端子の一端、及びトランス
ミッションゲート１６の入力端に接続されている。ＮＡ
ＮＤゲート１２及びＮＯＲゲート１４の他端には、トラ
ンスミッションゲート１６の出力端が接続されている。
ＮＡＮＤゲート１２の出力端子は、出力駆動用ＰＭＯＳ
トランジスタ２０のゲートに接続され、ＮＯＲゲート１
４の出力端子は、出力駆動用ＮＭＯＳトランジスタ２２
のゲートに接続されている。ＰＭＯＳトランジスタ２０
のソースは、電源（ＶDD）２４に接続され、ＮＭＯＳト
ランジスタ２２のソースは接地（ＶSS）２６に接続され
ている。そして、ＰＭＯＳトランジスタ２０のドレイン
とＮＭＯＳトランジスタ２２のドレインは共通接続され
て、信号出力端子２８と接続されている。
【００１２】トランスミッションゲート１６は、例え
ば、図１の（Ｂ）に示すように、並列に接続されたＰＭ
ＯＳトランジスタ１６ＰとＮＭＯＳトランジスタ１６Ｎ
で構成されている。
ば、図１の（Ｂ）に示すように、並列に接続されたＰＭ
ＯＳトランジスタ１６ＰとＮＭＯＳトランジスタ１６Ｎ
で構成されている。
【００１３】このような構成のＣＭＯＳ出力バッファ回
路に於いては、トランスミッションゲート１６のＰＭＯ
Ｓトランジスタ１６Ｐのゲートは接地（ＶSS）に、ＮＭ
ＯＳトランジスタ１６Ｎのゲートは電源（ＶDD）に接続
されているため、このトランスミッションゲート１６は
常時ＯＮの状態で動作することとなり、抵抗として作用
する。そのため、このトランスミッションゲート１６の
出力信号は、その入力信号に比べてなまった波形とな
る。また、ＮＯＲゲート１４よりもＮＡＮＤゲート１２
の方が閾値電圧が高いために、入力信号が立ち上がりの
場合は先に、また立ち下がりの場合は後に、ＮＡＮＤゲ
ート１２の出力信号が変化することとなる。それによっ
て、ＮＡＮＤゲート１２及びＮＯＲゲート１４の出力が
同時にＯＮする時間、即ち、最終段出力駆動用トランジ
スタ２０，２２のゲート入力が同時に“Ｈ”でいる時間
が減少し、貫通電流の低減が成り、ノイズの低減が成
る。
路に於いては、トランスミッションゲート１６のＰＭＯ
Ｓトランジスタ１６Ｐのゲートは接地（ＶSS）に、ＮＭ
ＯＳトランジスタ１６Ｎのゲートは電源（ＶDD）に接続
されているため、このトランスミッションゲート１６は
常時ＯＮの状態で動作することとなり、抵抗として作用
する。そのため、このトランスミッションゲート１６の
出力信号は、その入力信号に比べてなまった波形とな
る。また、ＮＯＲゲート１４よりもＮＡＮＤゲート１２
の方が閾値電圧が高いために、入力信号が立ち上がりの
場合は先に、また立ち下がりの場合は後に、ＮＡＮＤゲ
ート１２の出力信号が変化することとなる。それによっ
て、ＮＡＮＤゲート１２及びＮＯＲゲート１４の出力が
同時にＯＮする時間、即ち、最終段出力駆動用トランジ
スタ２０，２２のゲート入力が同時に“Ｈ”でいる時間
が減少し、貫通電流の低減が成り、ノイズの低減が成
る。
【００１４】以下、図面を参照して、本発明の一実施例
を説明する。図２の（Ａ）は、その構成を示す回路図で
ある。同図に於いて、図１の（Ａ）に対応する部分に
は、同一の参照番号を附してある。
を説明する。図２の（Ａ）は、その構成を示す回路図で
ある。同図に於いて、図１の（Ａ）に対応する部分に
は、同一の参照番号を附してある。
【００１５】本実施例では、２入力ＮＡＮＤゲート１２
は、２個のＰチャネルトランジスタ３０，３２と、２個
のＮチャネルトランジスタ３４，３６で構成され、２入
力ＮＯＲゲート１４は、２個のＰチャネルトランジスタ
３８，４０と、２個のＮチャネルトランジスタ４２，４
４で構成されている。
は、２個のＰチャネルトランジスタ３０，３２と、２個
のＮチャネルトランジスタ３４，３６で構成され、２入
力ＮＯＲゲート１４は、２個のＰチャネルトランジスタ
３８，４０と、２個のＮチャネルトランジスタ４２，４
４で構成されている。
【００１６】入力信号端子１０は、トランスミッション
ゲート１６、Ｐチャネルトランジスタ３２，３８及びＮ
チャネルトランジスタ３４，４４のゲートに接続されて
いる。トランスミッションゲート１６は、Ｐ側が接地
（ＶSS）２６に、またＮ側が電源（ＶDD）２４につられ
ており、常時オンの状態に成っている。トランスミッシ
ョンゲート１６の出力端は、Ｐチャネルトランジスタ３
０，４０及びＮチャネルトランジスタ３６，４２に接続
されている。
ゲート１６、Ｐチャネルトランジスタ３２，３８及びＮ
チャネルトランジスタ３４，４４のゲートに接続されて
いる。トランスミッションゲート１６は、Ｐ側が接地
（ＶSS）２６に、またＮ側が電源（ＶDD）２４につられ
ており、常時オンの状態に成っている。トランスミッシ
ョンゲート１６の出力端は、Ｐチャネルトランジスタ３
０，４０及びＮチャネルトランジスタ３６，４２に接続
されている。
【００１７】ＮＡＮＤゲート１２に於いては、Ｐチャネ
ルトランジスタ３０のゲートとＮチャネルトランジスタ
３６のゲートが接続され、また、Ｐチャネルトランジス
タ３２のゲートとＮチャネルトランジスタ３４のゲート
が接続されている。一方、ＮＯＲゲート１４に於いて
は、Ｐチャネルトランジスタ３８のゲートとＮチャネル
トランジスタ４４のゲートが接続され、また、Ｐチャネ
ルトランジスタ４０のゲートとＮチャネルトランジスタ
４２のゲートが接続されている。
ルトランジスタ３０のゲートとＮチャネルトランジスタ
３６のゲートが接続され、また、Ｐチャネルトランジス
タ３２のゲートとＮチャネルトランジスタ３４のゲート
が接続されている。一方、ＮＯＲゲート１４に於いて
は、Ｐチャネルトランジスタ３８のゲートとＮチャネル
トランジスタ４４のゲートが接続され、また、Ｐチャネ
ルトランジスタ４０のゲートとＮチャネルトランジスタ
４２のゲートが接続されている。
【００１８】さらに、ＮＡＮＤゲート１２に於いては、
Ｐチャネルトランジスタ３０，３２それぞれのソースと
Ｎチャネルトランジスタ３４のソースとが共通接続され
て、最終段の出力駆動用Ｐチャネルトランジスタ２０の
ゲートに接続されている。また、ＮＯＲゲート１４に於
いては、Ｐチャネルトランジスタ４０のソースとＮチャ
ネルトランジスタ４２，４４のそれぞれのソースが共通
接続されて、最終段の出力駆動用Ｎチャネルトランジス
タ２２のゲートに接続されている。そして、最終段の出
力駆動用のＰ及びＮチャネルトランジスタ２０，２２の
それぞれのソースは、共通接続されて、信号出力端子２
８に接続されている。次に、上記のような構成のＣＭＯ
Ｓ出力バッファ回路に於ける動作を、詳細に説明する。
Ｐチャネルトランジスタ３０，３２それぞれのソースと
Ｎチャネルトランジスタ３４のソースとが共通接続され
て、最終段の出力駆動用Ｐチャネルトランジスタ２０の
ゲートに接続されている。また、ＮＯＲゲート１４に於
いては、Ｐチャネルトランジスタ４０のソースとＮチャ
ネルトランジスタ４２，４４のそれぞれのソースが共通
接続されて、最終段の出力駆動用Ｎチャネルトランジス
タ２２のゲートに接続されている。そして、最終段の出
力駆動用のＰ及びＮチャネルトランジスタ２０，２２の
それぞれのソースは、共通接続されて、信号出力端子２
８に接続されている。次に、上記のような構成のＣＭＯ
Ｓ出力バッファ回路に於ける動作を、詳細に説明する。
【００１９】今、入力信号端子１０に、図３に示すよう
な立ち上がりパルス入力が与えられたとする。この時、
トランスミッションゲート１６が常時オンのために抵抗
として作用するので、回路点Ａ（トランスミッションゲ
ート１６の出力端）に於ける信号波形はなまった形とな
る。
な立ち上がりパルス入力が与えられたとする。この時、
トランスミッションゲート１６が常時オンのために抵抗
として作用するので、回路点Ａ（トランスミッションゲ
ート１６の出力端）に於ける信号波形はなまった形とな
る。
【００２０】また、入力信号が“Ｌ”→“Ｈ”に立ち上
がる時、Ｃ点（出力駆動用Ｎチャネルトランジスタ２２
のゲート）での信号波形は、Ａ点に於ける値が“Ｌ”で
も関係なしに、入力信号がＮＯＲゲート１４の論理閾値
（ＶB ）を越えた時に“Ｈ”となる。これに対して、Ｂ
点（出力駆動用Ｐチャネルトランジスタ２０のゲート）
に於いては、入力信号が“Ｈ”になっても、Ａ点での値
がＮＡＮＤゲート１２の論理閾値（ＶA ）を越えない限
り“Ｈ”にならない。
がる時、Ｃ点（出力駆動用Ｎチャネルトランジスタ２２
のゲート）での信号波形は、Ａ点に於ける値が“Ｌ”で
も関係なしに、入力信号がＮＯＲゲート１４の論理閾値
（ＶB ）を越えた時に“Ｈ”となる。これに対して、Ｂ
点（出力駆動用Ｐチャネルトランジスタ２０のゲート）
に於いては、入力信号が“Ｈ”になっても、Ａ点での値
がＮＡＮＤゲート１２の論理閾値（ＶA ）を越えない限
り“Ｈ”にならない。
【００２１】逆に、入力信号が“Ｈ”→“Ｌ”に立ち下
がる時には、Ｂ点での信号波形は、Ａ点での値が例え
“Ｈ”のままでも、入力信号値がＮＡＮＤゲート１２の
論理閾値以下になれば“Ｌ”になる。これに対して、Ｃ
点での波形は、入力信号波形が“Ｌ”になっても、Ａ点
での値がＮＯＲゲート１４の論理閾値以下にならない限
り“Ｌ”とはならない。
がる時には、Ｂ点での信号波形は、Ａ点での値が例え
“Ｈ”のままでも、入力信号値がＮＡＮＤゲート１２の
論理閾値以下になれば“Ｌ”になる。これに対して、Ｃ
点での波形は、入力信号波形が“Ｌ”になっても、Ａ点
での値がＮＯＲゲート１４の論理閾値以下にならない限
り“Ｌ”とはならない。
【００２２】同様に、図４に、信号入力端子１０に立ち
下がりパルスが入力された時の各部の波形を示す。Ｂ点
に於いては、波形が立ち上がる時は入力波形に、立ち下
がる時に於いてはＡ点の波形に支配され、Ｃ点に於いて
は、波形が立ち上がる時はＡ点の波形に、立ち下がる時
に於いては入力波形によって支配され、Ｂ点，Ｃ点が共
に“Ｈ”の時間が減少する。
下がりパルスが入力された時の各部の波形を示す。Ｂ点
に於いては、波形が立ち上がる時は入力波形に、立ち下
がる時に於いてはＡ点の波形に支配され、Ｃ点に於いて
は、波形が立ち上がる時はＡ点の波形に、立ち下がる時
に於いては入力波形によって支配され、Ｂ点，Ｃ点が共
に“Ｈ”の時間が減少する。
【００２３】本実施例のＣＭＯＳ出力バッファ回路に於
いては、前述のような作用をするために、最終出力段の
出力駆動用Ｐ及びＮチャネルトランジスタ２０，２２へ
のゲート入力のタイミングに安定した時間差を与えるこ
とになり、貫通電流を低減することができるようにな
る。
いては、前述のような作用をするために、最終出力段の
出力駆動用Ｐ及びＮチャネルトランジスタ２０，２２へ
のゲート入力のタイミングに安定した時間差を与えるこ
とになり、貫通電流を低減することができるようにな
る。
【００２４】
【発明の効果】以上詳述したように、本発明によれば、
安定して出力バッファ回路の貫通電流を抑え、ノイズを
低減できるＣＭＯＳ出力バッファ回路を提供することが
できる。
安定して出力バッファ回路の貫通電流を抑え、ノイズを
低減できるＣＭＯＳ出力バッファ回路を提供することが
できる。
【図１】（Ａ）は本発明の概念を説明するための回路構
成図であり、（Ｂ）は（Ａ）中のトランスミッションゲ
ートの回路構成図である。
成図であり、（Ｂ）は（Ａ）中のトランスミッションゲ
ートの回路構成図である。
【図２】（Ａ）は実施例のＣＭＯＳ出力バッファ回路の
回路構成図であり、（Ｂ）は従来の回路の回路構成図で
ある。
回路構成図であり、（Ｂ）は従来の回路の回路構成図で
ある。
【図３】図２の（Ａ）の回路に於いて立ち上がりパルス
を入力したときの動作を説明するための各回路点の信号
波形図である。
を入力したときの動作を説明するための各回路点の信号
波形図である。
【図４】図２の（Ａ）の回路に於いて立ち下がりパルス
を入力したときの動作を説明するための各回路点の信号
波形図である。
を入力したときの動作を説明するための各回路点の信号
波形図である。
１０…入力信号端子、１２…２入力ＮＡＮＤゲート、１
４…２入力ＮＯＲゲート、１６…トランスミッションゲ
ート、１６Ｐ…ＰＭＯＳトランジスタ、１６Ｎ…ＮＭＯ
Ｓトランジスタ、２０…出力駆動用ＰＭＯＳトランジス
タ、２２…出力駆動用ＮＭＯＳトランジスタ、２４…電
源（ＶDD）、２６…接地（ＶSS）、２８…信号出力端子
２８、と接続されている。
４…２入力ＮＯＲゲート、１６…トランスミッションゲ
ート、１６Ｐ…ＰＭＯＳトランジスタ、１６Ｎ…ＮＭＯ
Ｓトランジスタ、２０…出力駆動用ＰＭＯＳトランジス
タ、２２…出力駆動用ＮＭＯＳトランジスタ、２４…電
源（ＶDD）、２６…接地（ＶSS）、２８…信号出力端子
２８、と接続されている。
Claims (2)
- 【請求項１】 信号入力端子と、 信号出力端子と、 第１の電圧レベルの第１の基準電圧源と、 前記第１の電圧レベルとは異なる第２の電圧レベルの第
２の基準電圧源と、 前記信号入力端子に一方の入力端が接続された２入力Ｎ
ＡＮＤゲートと、 前記第１の基準電圧源と前記信号出力端子との間に接続
され、その制御端子が前記２入力ＮＡＮＤゲートの出力
端に接続された第１極性の第１の半導体素子と、 前記信号入力端子に一方の入力端が接続され、前記２入
力ＮＡＮＤゲートよりも低い論理閾値を有する２入力Ｎ
ＯＲゲートと、 前記第２の基準電圧源と前記信号出力端子との間に接続
され、その制御端子が前記２入力ＮＯＲ回路の出力端に
接続された、前記第１の極性とは異なる第２極性の第２
の半導体素子と、 それぞれ第１，第２の導通端子及び制御端子を有する第
１の極性の第３の半導体素子と第２の極性の第４の半導
体素子とを含み、前記第３及び第４の半導体素子の前記
第１の導通端子は共通に接続されて信号入力端子に接続
され、前記第３及び第４の半導体素子の前記第２の導通
端子は共通に接続されて前記２入力ＮＡＮＤゲート及び
２入力ＮＯＲゲートの他方の入力端に接続され、前記第
３の半導体素子の制御端子が前記第２の基準電圧源に接
続され、且つ前記第４の半導体素子の制御端子が前記第
１の基準電圧源に接続されているトランスミッョンゲー
トと、 を具備してなることを特徴とするＣＭＯＳ出力バッファ
回路。 - 【請求項２】 前記２入力ＮＡＮＤゲートは、 前記第１の半導体素子の制御端子に接続された第１の導
通端子と、前記第１の基準電圧源に接続された第２の導
通端子と、前記第３及び第４の半導体素子の第２の導通
端子に接続された制御端子とを有する前記第１極性の第
５の半導体素子と、 前記第１の半導体素子の制御端子に接続された第１の導
通端子と、前記第１の基準電圧源に接続された第２の導
通端子と、前記信号入力端子に接続された制御端子とを
有する前記第１極性の第６の半導体素子と、 前記第１の半導体素子の制御端子に接続された第１の導
通端子と、第２の導通端子と、前記信号入力端子に接続
された制御端子とを有する前記第２極性の第７の半導体
素子と、 前記第７の半導体素子の第２の導通端子に接続された第
１の導通端子と、前記第２の基準電圧源に接続された第
２の導通端子と、前記第３及び第４の半導体素子の第２
の導通端子に接続された制御端子とを有する前記第２極
性の第８の半導体素子と、 を具備し、 前記２入力ＮＯＲゲートは、 第１の導通端子と、前記第１の基準電圧源に接続された
第２の導通端子と、前記信号入力端子に接続された制御
端子とを有する前記第１極性の第９の半導体素子と、 前記第２の半導体素子の制御端子に接続された第１の導
通端子と、前記第９の半導体素子の第１の導通端子に接
続された第２の導通端子と、前記第３及び第４の半導体
素子の第２の導通端子に接続された制御端子とを有する
前記第１極性の第１０の半導体素子と、 前記第２の半導体素子の制御端子に接続された第１の導
通端子と、前記第２の基準電圧源に接続された第２の導
通端子と、前記第３及び第４の半導体素子の第２の導通
端子に接続された制御端子とを有する前記第２極性の第
１１の半導体素子と、 前記第２の半導体素子の制御端子に接続された第１の導
通端子と、前記第２の基準電圧源に接続された第２の導
通端子と、前記信号入力端子に接続された制御端子とを
有する前記第２極性の第１２の半導体素子と、 を具備することを特徴とする請求項１に記載のＣＭＯＳ
出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013113A JPH05206831A (ja) | 1992-01-28 | 1992-01-28 | Ｃｍｏｓ出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013113A JPH05206831A (ja) | 1992-01-28 | 1992-01-28 | Ｃｍｏｓ出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206831A true JPH05206831A (ja) | 1993-08-13 |
Family
ID=11824105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013113A Withdrawn JPH05206831A (ja) | 1992-01-28 | 1992-01-28 | Ｃｍｏｓ出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206831A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998023031A1 (en) * | 1996-11-21 | 1998-05-28 | Kaplinsky Cecil H | Inverter-controlled digital interface circuit with dual switching points for increased speed |
| KR100402241B1 (ko) * | 2001-06-30 | 2003-10-17 | 주식회사 하이닉스반도체 | 전류 제어 방식의 저잡음 출력 드라이버 |
| JP2023031221A (ja) * | 2021-08-24 | 2023-03-08 | エイブリック株式会社 | サーマルヘッド駆動用集積回路および半導体装置。 |
-
1992
- 1992-01-28 JP JP4013113A patent/JPH05206831A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998023031A1 (en) * | 1996-11-21 | 1998-05-28 | Kaplinsky Cecil H | Inverter-controlled digital interface circuit with dual switching points for increased speed |
| US5920210A (en) * | 1996-11-21 | 1999-07-06 | Kaplinsky; Cecil H. | Inverter-controlled digital interface circuit with dual switching points for increased speed |
| KR100402241B1 (ko) * | 2001-06-30 | 2003-10-17 | 주식회사 하이닉스반도체 | 전류 제어 방식의 저잡음 출력 드라이버 |
| JP2023031221A (ja) * | 2021-08-24 | 2023-03-08 | エイブリック株式会社 | サーマルヘッド駆動用集積回路および半導体装置。 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |