JPH051484B2 - - Google Patents

Info

Publication number
JPH051484B2
JPH051484B2 JP58172349A JP17234983A JPH051484B2 JP H051484 B2 JPH051484 B2 JP H051484B2 JP 58172349 A JP58172349 A JP 58172349A JP 17234983 A JP17234983 A JP 17234983A JP H051484 B2 JPH051484 B2 JP H051484B2
Authority
JP
Japan
Prior art keywords
voltage
substrate
circuit
potential
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58172349A
Other languages
English (en)
Other versions
JPS59125419A (ja
Inventor
Edoin Deirinjaa Toomasu
Uein Kuupaa Teransu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS59125419A publication Critical patent/JPS59125419A/ja
Publication of JPH051484B2 publication Critical patent/JPH051484B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Control Of Electrical Variables (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 〔技術分野〕 本発明は集積回路技術に関し、更に詳細にいえ
ば、FET装置を用いて集積回路チツプ上に基板
電圧発生器を形成する技術に関する。
〔背景技術〕
集積回路チツプに種々の電気部品あるいは機能
ユニツト、例えばランダム・アクセス・メモリ
（RAM）、読取り専用メモリ（ROM）、ゲート・
アレイ、プログラム可能な論理アレイ（PLA）
などを形成することは周知である。集積回路チツ
プの１つの重要な特性は比較的小さな表面積に比
較的多数の電気回路を配置できることである。シ
ステム電源あるいはチツプＩ／Ｏピンを節約する
ため、チツプでは通常１つの電源しか用いられな
い。通常電源は正電圧であるが、大抵の適用例で
は、チツプ上で正負両方の電圧レベルが必要とさ
れる。負の電圧レベルはチツプ基板をバイアスす
るのに用いられる。
負の供給電圧を発生する場合従来技術はオン・
チツプの電圧発生器を使用している。米国特許第
4208595号は従来のオン・チツプ電圧発生器の例
を示している。この電圧発生器は第１のコンデン
サに倍電圧の原理を適用して第２のコンデンサで
所定の大きさの電圧を達成するようにしたFET
回路を用いている。第２のコンデンサの電圧は反
転され、チツプ基板に結合される。
IBM Technical Disclosure Bulletin，
Vol.21，No.２，July1978、第727頁および728頁、
“Substrate Voltage Generator Circuit”と題
する文献には、チツプ上で負電圧を発生するため
のFET回路が示されている。この回路は２つの
コンデンサ、１つのダイオード、２つのスイツチ
ング装置およびクロツク信号を含む。これらのコ
ンデンサ、ダイオードおよびスイツチング装置
は、クロツク信号が高レベル状態のときアースか
らスイツチング装置、コンデンサおよびダイオー
ドを介して基板へ至る電流路を形成するように接
続される。この電流路により基板に負電圧が与え
られる。
従来のオン・チツプ発生器の１つの問題は、発
生される電圧が大きく変動しやすく、チツプの性
能に悪影響を与えることである。従来技術は発生
される電圧を制御するためにいくつかの方法を用
いている。
１つの電圧制御技術はいわゆるスレシヨルド電
圧補償技術と呼ばれるものである。この技術では
基準FETのスレシヨルド電圧を厳密に制御する
ための回路が設けられる。米国特許第4049944号
はこの技術の一例を示している。この米国特許で
は、１対のFETによつて基準電圧が発生され、
基準電圧はFET感知回路に供給される。感知回
路のFETの１つは制御FETであり、基準電圧は
制御FETのゲートに印加される。感知回路は基
準FETのスレシヨルド電圧を感知し、このスレ
シヨルド電圧に応答して制御電圧を発生する。こ
の制御電圧は抵抗を通る電流を変えるため調整回
路によつて用いられる。この電流は基板電圧をバ
イアスするのに用いられ、これにより、スレシヨ
ルド電圧の変動を補償する。
従来のスレシヨルド電圧補償技術のもう１つの
例はIBM Technical Disclosure Bulletin，
Vol.17，No.１，June1974、第140頁、“FET Ｎ−
Channel Threshold Voltage−Control Circuit”
と題する文献にされている。この文献では１対の
FETにより基準電圧がつくられる。基準電圧は
もう１つのFETのスレシヨルド電圧を制御する。
スレシヨルド電圧が基準レベルよりも低いとき基
板バイアスは一層負にされる。
別の従来技術では、チツプの基板電圧が調整さ
れる。IBM Technical Disclosure Bulletin，
Vol.15，No.２，July1972、第478頁および第479
頁、“Sentry Circuit for Substrate Voltage
Control”と題する文献はこの技術の一例を示し
ている。バイアス電圧制御回路はマルチバイブレ
ータ回路により発生される矩形波を整流して負電
圧を基板に供給する。電源と基板の間に１対のエ
ンハンスメント型FETが接続され分圧器を形成
する。分圧器の出力電圧はバイアス電圧制御回路
の出力を調整するのに用いられる。
もう１つの従来技術の例はIBM Technical
Disclosure Bulletin，Vol.23，No.５，
October1980、第1930頁および第1931頁、
“Feedback Substrate Bias Generator”と題す
る文献にされている。この例では基板電圧発生器
は基板電圧とアースの間に接続された容量性分圧
器によつて調整される。
上述したようなスレシヨルド電圧補償技術は、
電力および性能の全体的制御に対しては理論的に
は調整技術よりも好ましいといえるが、後述する
ように、調整の場合よりも基板電圧範囲が大きい
必要があり、高電圧での装置破壊あるいは低電圧
でのリークなどの回路問題を含む。
一方、上述した調整技術を用いた従来の電圧発
生器のように、分圧器を電源と基板の間に接続し
た場合は、基板電圧発生器を制御する基準電圧に
電源電圧の変動が伝搬する問題があり、また容量
性分圧器を用いた場合は、DC電流が基板に入る
ことができない。もしDC電流が基板に流れるこ
とができるならば、基板電圧のドリフトを最小に
し基板をその静止電圧レベルで動作させるのに役
立つ。
［発明により解決すべき問題点］ 本発明の主な目的は、電圧調整機能を有する基
板電圧発生器を提供することである。
本発明の主な目的は、FET抵抗の分圧回路を
含む電圧調整機能を有する基板電圧発生器を提供
することである。
［問題点を解決するための手段］ 本発明による基板電圧発生器の構成は次の通り
である。
半導体基板上の入力部へ外部から供給された正
（又は負）極性の直流電位に基づいて実質的に矩
形状の正（又は負）極性の２レベル（接地電位レ
ベルを含む）の交番電圧を発生する発振器３０
と：該交番電圧の振幅を制御信号の下に変更して
振幅が調整された１対の矩形波の相補出力を発生
する増幅段６８及び該相補出力の各々にコンデン
サ結合され、負（又は正）極性の直流電位を基板
上に発生する倍電圧発生及び整流段７０を含むチ
ヤージ・ポンプ回路３４と：上記直流電位に応答
して公称値からの変動を抑制するように上記チヤ
ージ・ポンプ回路を制御する信号を発生する調整
回路４０とを備え、上記結合コンデンサが放電中
の上記発振器の半サイクルの間上記基板から蓄積
電荷が除去されて基板容量に跨がつて負（又は
正）極性の上記直流電位を発生して基板自体を接
地電位に関して負（又は正）極性の上記直流電位
にバイアスする基板電圧発生器であつて： 上記調整回路は、１対の直列接続のFET抵抗
から成り、その両端が、各々、接地電位及び上記
基板直流電位に接続され、直列接続点から出力す
る分圧回路と：FETとFET負荷抵抗の直列回路
から成り、その両端が、各々、接地電位及び上記
外部供給電位に接続それ、上記分圧回路の出力を
増幅して上記チヤージ・ポンプ回路への上記制御
信号を出力として発生する増幅回路とを含むこと
を特徴とする上記基板電圧発生器。
本発明によれば、接地から基板へ流入するDC
電流の通路が形成されているので過渡状態から静
止基板電位への回復が比較的迅速に成就される一
方、基板電圧のドリフトを減少させることができ
る。
〔実施例〕
第１図は本発明による基板電圧発生器のブロツ
ク図である。基板電圧発生器は普通のリング型発
振器３０を有する。発振器３０は電源電圧（＋
Vdd）とアース（GND）電位に結合される。発
振器３０の出力は導体３２によりチヤージ・ポン
プ手段３４に送られる。リング型発振器はこの分
野では周知なので、ここではその詳細についての
説明は省略する。発振器３０は自走発振器であつ
て、対称的矩形波出力を発生するものである。
チヤージ・ポンプ手段３４は導線３２を介して
発振器３０の矩形波出力を受取り負電圧（−
Vsx）を発生する。この負電圧は半導体チツプの
基板に印加される。チヤージ・ポンプは＋Vddと
アース電位に結合されている。チヤージ・ポンプ
の出力は基板のノード−Vsxに接続される。チヤ
ージ・ポンプ３４の詳細については後述する。こ
の時点では、チヤージ・ポンプはコンデンサＣ
１，Ｃ２に相補的出力信号を発生するとだけ述べ
ておく。導体３８の信号はＣ１をある所定の値ま
で充電し、導体３６の相補的信号はＣ２をＣ１の
電荷の半分まで充電する。基板電圧（−Vsx）が
基板の静止動作電圧レベルよりも低いレベルまで
下がつたときコンデンサＣ１はFET１２，１５
（第３図参照）を介して放電し、基板をその静止
動作電圧レベルに回復させる。Ｃ１から排出され
る電荷はＣ２から電荷を転送することによりＣ１
に再び置かれる。
チヤージ・ポンプ３４が基板を放電できる度合
は調整回路４０によつて制御される。調整回路４
０の出力は導体４２によりチヤージ・ポンプの入
力に接続される。基板電圧−VSXは導体４４によ
り調整回路４０の入力に接続される。調整回路４
０は導体４６，４８により電源電圧＋Vddとアー
ス電位に接続される。調整回路４０については後
述するが、これは分圧手段と増幅手段を有する。
分圧手段は基準電圧を発生し、この基準電圧は増
幅手段により増幅されて導体４２に供給される。
基準電圧は導体４４上のフイードバツク基板電圧
に基いてセツトされる。もし基板電圧が静止動作
レベルの範囲内で動作していれば、調整回路４０
の出力は基板を充放電しないようにチヤージ・ポ
ンプ３４を制御する。もし基板電圧が所定の動作
範囲から外れると、導体４２の信号はチヤージ・
ポンプ信号の振幅を調節し、基板を所定の静止動
作電圧まで、充放電する。
第３図は調整回路４０、発振器３０およびチヤ
ージ・ポンプ３４の詳細を示している。発振器３
０は直列状に接続された複数のFET段によつて
形成されたリング型発振器である。各段の回路構
成は同一であり、したがつて第１段についてだけ
説明する。第１段はFET装置５０，５２によつ
て構成される。良好な実施例ではFET５０はデ
イプリーシヨン・モードFETであり電源電圧＋
Vddとノード５６の間に結合される。FET５２
はエンハンスメント・モードFETであり、ノー
ド５６とアースの間に結合される。ノード５６と
アースの間にコンデンサ５８が接続される。
FET５０，５２およびコンデンサ５８が発振器
の第１段を形成する。第１段の出力は導体６０に
より第２段に送られる。同様に第２段は第３段
（図示せず）に送られ、これは第Ｎ段まで続く。
FET６２，６４により形成される第Ｎ段はノー
ド６６に出力電圧信号を発生しこれは第１段にフ
イードバツクされる。良好な実施例ではこのリン
グ型発振器は約4MHzの周波数で自走する。出力
ノード６６における出力は約0Vの低レベルと約
＋Vdd Ｖの高レベルとの間で動作する対称的矩
形波である。勿論他の型の発振器も使用しうる。
発振器３０の出力は線３２によりチヤージ・ポ
ンプ３４に結合される。チヤージ・ポンプ３４は
チヤージ・ポンプ増幅手段６８と、倍電圧および
整流手段７０とで構成されている。FET５，７，
８，９はノード７３に信号を発生するプツ
シユ・プル反転バツフアを構成する。FET５は
電源電圧＋Vddとノード７１の間に結合される。
FET７はノード７１とアースの間に結合される。
発振器３０の出力は導体７２によりFET７，９
のゲートに接続される。FET９はノード７３と
アースの間に結合される。FET８は電源電圧＋
Vddとノード７３の間に結合される。同様に
FET５，７，１１，１２はノード７４に相補的
信号OSCを発生するプツシユ・プル非反転バツ
フアを構成する。FET１１は電源電圧＋Vddと
ノード７４の間に結合される。FET１２はノー
ド７４とアースの間に結合される。FET６，１
０はノード７３の信号の振幅を直接的に制
御しノード７４のOSC信号の振幅を間接的に制
御する。FET６はノード７１とアースの間に結
合され、FET１０はノード７３とアースの間に
結合され、夫々のゲートは導体４２に結合されて
いる。倍電圧手段７０は結合コンデンサＣ１，Ｃ
２を含む。コンデンサＣ１はノード７４に接続さ
れ、コンデンサＣ２はノード７３に接続される。
コンデンサＣ１はダイオードＤ１を介して基板電
圧−Vsxに結合される。
ダイオードＤ１は基板−Vsxから電流を引出す
向きに導通するように極性づけられている。
FET１５はコンデンサＣ１のノード７６と基板
電圧−Vsxを相互接続する。FET１５はダイオー
ドＤ１と並列に接続されている。この実施例では
FET１３，１５はゲートとドレインを直結して
ダイオード接続されている。FET１３はノード
７６とノード７８との間に接続され、コンデンサ
Ｃ１とＣ２を結合する。ノード７８はコンデンサ
Ｃ２の負側の端子に接続され、コンデンサＣ２の
正側端子はノード７３に接続されている。FET
１４はノード７８とアースの間に結合される。
FET１４はゲートとドレインを直結してダイオ
ード接続されている。ダイオードＤ２は基板電圧
−Vsxをノード７８に結合する。ダイオードＤ２
はＤ１と同様に極性づけられている。コンデンサ
Ｃ１，FETダイオード１３、およびダイオード
Ｄ１、ならびにコンデンサＣ２，FETダイオー
ド１４およびダイオードＤ２は、知られている原
理に従つて夫々OSCおよび入力を整流し負
の基板電圧を発生する。
調整回路４０は基板電圧を感知し、基板電圧が
所定の狭い基板電圧レベル範囲で動作するように
チヤージ・ポンプ３４を制御するのに用いられる
基準電圧を発生する。調整回路４０はアース電位
とノード８２の間に接続されたFET１を含む。
FET２はノード８２と基板電圧（−Vsx）の間に
接続される。FET３は電源電圧＋Vddと出力ノ
ード８４の間に接続される。FET４はノード８
４とアース電位の間に接続される。
出力ノード８４の信号はチヤージ・ポンプを制
御し、そして基板電圧−Vsxを調整する。良好な
実施例では装置１，２，３，４はデイプリーシヨ
ン・モードFETである。好ましくは、分圧機能
を行なう装置１，２はアースと基板との間にDC
電流が流れることができるように構成される。普
通は、基板へのDCリーク電流を回避しようとす
るが、実際には有利に使用できる。もし（どこか
の回路からの）過渡電流によつて基板キヤパシタ
ンスがより負の値になつた場合、FET装置１，
２から基板へのDC電流はリーク電流単独による
場合よりも高速に静止基板電圧への回復を与え
る。加えて、基板へのDC電流は基板電圧−Vsxの
いかなる負ドリフトも減少させる。そのために、
デイプリーシヨン・モードFET装置１，２はゲ
ートとドレインを直結され、抵抗型の分圧回路を
形成している。より具体的にいえば、装置１，２
はFET抵抗である。この抵抗性分圧回路のノー
ド８２に発生される基準電圧は基板からのフイー
ドバツク電圧−Vsxおよび抵抗の寸法によつて決
まる。
FET装置３，４は高利得増幅器を形成し、ノ
ード８２の基準電圧をチヤージ・ポンプ３４に結
合する。基板電圧（−Vsx）がより負になると、
ノード８２はより負になり、最後にはFET４の
Vgs−VTが０に近づいてFET４をオフにする。
FET４がオフのときは調整回路の出力が上昇し、
チヤージ・ポンプ３４が更に基板を放電しないよ
うにする。もし基板電圧−Vsxがゼロ即ちアース
電位の方へ動くと、調整回路はノード７４，７３
のOSC信号および信号の振幅を調整し、基
板電圧を満足な動作範囲に入るようにする。
第４Ａ図〜第４Ｃ図は基板電圧調整回路の動作
を説明するのに用いられる波形を示している。こ
れらの図では特定の電圧値が用いられているが、
勿論これらは例示であつて、これに限られるわけ
ではない。これらの図の夫々の波形は第３図の
種々のノードにおける信号を表わしている。第４
Ａ図において、波形OSC−OUTは発振器３０か
らの導体３２上の出力を示している。この信号の
範囲は0V〜Vddである。はチヤージ・ポン
プ３４の反転バツフア部分から発生されるノード
７３の信号を表わしており、波形OSCはノード
７４の電圧を示している。波形７６，７８は夫々
第３図のノード７６，７８に現われる電圧信号を
表わしている。導体４２上の調整回路出力
（REG−OUT）は0V〜Vddで変化する。
第４Ａ図はREG−OUTが低レベルにあるもの
としている。第３図の制御FET６，１０はオフ
であり、OSCおよびは共に全振幅で走つて
いる。コンデンサＣ１の電圧をVC1、コンデンサ
Ｃ２の電圧をVC2、ノード７６，７８夫々の電圧
をV76，V78とすると、VC1＝VOSC−V76，VC2＝Ｖ
OSC−V78となる。FETダイオード１３，１４の
順方向電圧降下は（夫々のFETのスレシヨルド
電圧）＋（電流を維持するためのある小さな付加電
圧）に等しい。FETダイオード１３，１４の順
方向電圧降下が互いに等しく、1.5Vであるもの
とする。コンデンサＣ１，Ｃ２およびFETダイ
オード１３，１４は倍電圧回路を構成する。Vsx
が大きく負になつており、ダイオードＤ１および
FET１５が導通しないものとする。がVdd
（〜5V）に上昇する度にコンデンサＣ２は５−
1.5＝3.5Vに充電される。
が0Vに下がるとノード７８はコンデンサ
Ｃ２により−3.5Vになる。同時にOSCは5Vに上
昇する。コンデンサＣ１は最終的には｛５−1.5
−（−3.5）｝＝7Vに充電する。これは、コンデン
サＣ２で失われた電荷が発振器の各サイクルで回
復されることを意味する。コンデンサＣ１で失わ
れる電荷はコンデンサＣ２から電荷を転送するこ
とによつて回復される。電荷再分配の限界のた
め、Ｃ２はその全電荷をコンデンサＣ１へ転送す
るわけではない。したがってコンデンサＣ１を
7Vまで完全に充電するには発振器の複数サイク
ルが必要である。しかし実際にはコンデンサＣ１
は7Vまで充電される必要はない。コンデンサＣ
１の電圧VC1が低い場合は発振器の１サイクルだ
けでコンデンサＣ１の損失電荷を回復させること
ができる。
FETダイオード１５の順方向電圧降下は約
0.4Vである。基板がアース即ち0Vに向つてドリ
フトした場合発振器が0VのときFETダイオード
１５がオンになり、基板キヤパシタに電荷を転送
する。Vsxノードはこのとき負の値に保たれる。
Vsxが一層アース電位に近ければ、コンデンサＣ
１からより大きく電荷が転送される。
第４Ｂ図は調整回路出力REG−OUTが約1.9V
であつて、FET６，１０を部分的にオンにする
のに十分な大きさの場合を示している。この部分
的なターン・オンはFET５，８に電圧降下を生
じる。この電圧降下により、の高レベルは
約3.5Vに下がり、FET１２のゲート駆動電圧も
下がる。したがつてOSC信号の低レベルは約
0.5Vに上がる。前に述べたように、OSCおよび
OSC信号の振幅の変化はコンデンサＣ１，Ｃ２
の充電に悪影響を与え、基板端子（−Vsx）に供
給される電荷を制御する。
第４Ｃ図は調整回路出力REG−OUTが約2.1V
にある場合を示している。この図は、REG−
OUTが上昇したとき信号の高レベルが更に
低下し、OSCの低レベルが更に上昇することを
示している。もしREG−OUTが増大したとき
は、OSCが約Vddの電圧になりが約0Vの電
圧になる点に到達する。このときはチヤージ・ポ
ンプ増幅器は完全にオフに保たれる。したがつて
明らかなように、ノード７３，７４のおよ
びOSCの振幅を制御することにより基板電圧−
Vsxを調整することができる。
第２図はFETスレシヨルド電圧VT対基板電圧
（Vsx）のプロツトを示している。このプロツト
は、従来のスレシヨルド電圧補償技術に従つて制
御した場合よりも本発明に従つて制御した方が基
板電圧スイングΔVsxが小さくなることを具体的
に示している。Vsxは水平軸、VTは垂直軸にプロ
ツトされている。“高”および“低”の表示を持
つ曲線は温度およびプロセス公差を考慮に入れた
ときのスレシヨルド電圧の公称値からの変動を示
している。
上側のプロツトは従来のスレシヨルド電圧補償
技術を用いて制御されるFET装置の場合を示し
ている。スレシヨルド電圧ウインドウ８６は、感
知されるFETの（Vgs−VT）がチヤージ・ポンプ
を禁止するようなエンハンスメント・スレシヨル
ド電圧範囲を示している。このプロツトから明ら
かなように、基板電圧VsxのスイングΔVsxは非常
に広い。大きなVsxは接合のなだれ降伏を生じや
すくし、小さな値はFETのリークを増大させる。
下側のプロツトは本発明に従つて制御される
FET装置の場合を示している。領域“FIX”お
よび“REG”は、FET４がオフになつてチヤー
ジ・ポンプが禁止されるような（VgsFET4−
VTFET4）に対するスレシヨルド電圧範囲を示して
いる。原点から延びている破線はノード８２（第
３図）におけるFET１，２の分圧を示している。
この線の傾斜は所望の公称基板電圧を与えるよう
に選ばれる。明らかに、本発明の調整の場合の
ΔVsxは従来の補償技術の場合のΔVsxよりも大幅
に小さい。
また、本発明による場合は、スレシヨルド電圧
VTの変動を更に最小にする二次的な効果も得ら
れる。第２図において、VTの範囲“FIX”は−
Vsxが例えば外部源によつて一定にされたとき
の、起りうるVTの範囲を示している。調整回路
は破線に沿つて動作するから、VTは“REG”と
示されているより小さな範囲内で変動するだけで
ある。
【図面の簡単な説明】
第１図は本発明による基板電圧発生器のブロツ
ク図、第２図はFETスレシヨルド電圧（VT）対
基板電圧（Vsx）のグラフを示す図、第３図は第
１図の基板電圧発生器の詳細回路図、および第４
Ａ図〜第４Ｃ図は本発明の基板電圧発生器の動作
を例示する波形図である。 ３０……発振器、３４……チヤージ・ポンプ回
路、４０……調整回路。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板上の入力部へ外部から供給された
    正（又は負）極性の直流電位に基づいて実質的に
    矩形状の正（又は負）極性の２レベル（接地電位
    レベルを含む）の交番電圧を発生する発振器３０
    と：該交番電圧の振幅を制御信号の下に変更して
    振幅が調整された１対の矩形波の相補出力を発生
    する増幅段６８及び該相補出力の各々にコンデン
    サ結合され、負（又は正）極性の直流電位を基板
    上に発生する倍電圧発生及び整流段７０を含むチ
    ヤージ・ポンプ回路３４と：上記直流電位に応答
    して公称値からの変動を抑制するように上記チヤ
    ージ・ポンプ回路を制御する信号を発生する調整
    回路４０とを備え、上記結合コンデンサが放電中
    の上記発振器の半サイクルの間上記基板から蓄積
    電荷が除去されて基板容量に跨がつて負（又は
    正）極性の上記直流電位を発生して基板自体を接
    地電位に関して負（又は正）極性の上記直流電位
    にバイアスする基板電圧発生器であつて： 上記調整回路は、１対の直列接続のFET抵抗
    から成り、その両端が、各々、接地電位及び上記
    基板直流電位に接続され、直列接続点から出力す
    る分圧回路と：FETとFET負荷抵抗の直列回路
    から成り、その両端が、各々、接地電位及び上記
    外部供給電位に接続され、上記分圧回路の出力を
    増幅して上記チヤージ・ポンプ回路への上記制御
    信号を出力として発生する増幅回路とを含むこと
    を特徴とする上記基板電圧発生器。
JP58172349A 1983-01-06 1983-09-20 基板電圧発生器 Granted JPS59125419A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US456145 1983-01-06
US06/456,145 US4553047A (en) 1983-01-06 1983-01-06 Regulator for substrate voltage generator

Publications (2)

Publication Number Publication Date
JPS59125419A JPS59125419A (ja) 1984-07-19
JPH051484B2 true JPH051484B2 (ja) 1993-01-08

Family

ID=23811610

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58172349A Granted JPS59125419A (ja) 1983-01-06 1983-09-20 基板電圧発生器

Country Status (4)

Country Link
US (1) US4553047A (ja)
EP (1) EP0116689B1 (ja)
JP (1) JPS59125419A (ja)
DE (1) DE3379001D1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4631421A (en) * 1984-08-14 1986-12-23 Texas Instruments CMOS substrate bias generator
US4628215A (en) * 1984-09-17 1986-12-09 Texas Instruments Incorporated Drive circuit for substrate pump
JPS6199363A (ja) * 1984-10-19 1986-05-17 Mitsubishi Electric Corp 基板電位発生回路
US4792705A (en) * 1986-03-14 1988-12-20 Western Digital Corporation Fast switching charge pump
JPS63279491A (ja) * 1987-05-12 1988-11-16 Mitsubishi Electric Corp 半導体ダイナミツクｒａｍ
JPH02215154A (ja) * 1989-02-16 1990-08-28 Toshiba Corp 電圧制御回路
US5162668A (en) * 1990-12-14 1992-11-10 International Business Machines Corporation Small dropout on-chip voltage regulators with boosted power supply
US5392205A (en) * 1991-11-07 1995-02-21 Motorola, Inc. Regulated charge pump and method therefor
US5648766A (en) * 1991-12-24 1997-07-15 Motorola, Inc. Circuit with supply voltage optimizer
US5347172A (en) * 1992-10-22 1994-09-13 United Memories, Inc. Oscillatorless substrate bias generator
US5337284A (en) * 1993-01-11 1994-08-09 United Memories, Inc. High voltage generator having a self-timed clock circuit and charge pump, and a method therefor
US6424202B1 (en) 1994-02-09 2002-07-23 Lsi Logic Corporation Negative voltage generator for use with N-well CMOS processes
US5880593A (en) 1995-08-30 1999-03-09 Micron Technology, Inc. On-chip substrate regulator test mode
US6822470B2 (en) 1995-08-30 2004-11-23 Micron Technology, Inc. On-chip substrate regulator test mode
US5892400A (en) * 1995-12-15 1999-04-06 Anadigics, Inc. Amplifier using a single polarity power supply and including depletion mode FET and negative voltage generator
JP3508809B2 (ja) * 1996-04-04 2004-03-22 日本電信電話株式会社 波形発生回路
US6639864B2 (en) * 2001-12-18 2003-10-28 Intel Corporation Flash device operating from a power-supply-in-package (PSIP) or from a power supply on chip
US7429850B1 (en) 2008-03-31 2008-09-30 International Business Machines Corporation Bias voltage converter
US9634625B2 (en) * 2013-05-28 2017-04-25 Mediatek Inc. Radio frequency transmitter with extended power range and related radio frequency transmission method
CN112350568B (zh) * 2020-09-27 2022-01-28 广东工业大学 低功耗高开关速率电荷泵电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3806741A (en) * 1972-05-17 1974-04-23 Standard Microsyst Smc Self-biasing technique for mos substrate voltage
US4004164A (en) * 1975-12-18 1977-01-18 International Business Machines Corporation Compensating current source
JPS5931863B2 (ja) * 1976-01-07 1984-08-04 株式会社日立製作所 電圧出力回路
US4049980A (en) * 1976-04-26 1977-09-20 Hewlett-Packard Company IGFET threshold voltage compensator
DE2812378C2 (de) * 1978-03-21 1982-04-29 Siemens AG, 1000 Berlin und 8000 München Substratvorspannungsgenerator für integrierte MIS-Schaltkreise
JPS5632758A (en) * 1979-08-27 1981-04-02 Fujitsu Ltd Substrate bias generating circuit
JPS57199335A (en) * 1981-06-02 1982-12-07 Toshiba Corp Generating circuit for substrate bias
US4439692A (en) * 1981-12-07 1984-03-27 Signetics Corporation Feedback-controlled substrate bias generator
US4446383A (en) * 1982-10-29 1984-05-01 International Business Machines Reference voltage generating circuit

Also Published As

Publication number Publication date
EP0116689A1 (en) 1984-08-29
EP0116689B1 (en) 1989-01-18
DE3379001D1 (en) 1989-02-23
JPS59125419A (ja) 1984-07-19
US4553047A (en) 1985-11-12

Similar Documents

Publication Publication Date Title
JPH051484B2 (ja)
US4839787A (en) Integrated high voltage generating system
US5939945A (en) Amplifier with neuron MOS transistors
US6809578B2 (en) Stable voltage generating circuit
US4236199A (en) Regulated high voltage power supply
JPH08103070A (ja) チャージポンプ回路
US4438346A (en) Regulated substrate bias generator for random access memory
JPH043110B2 (ja)
JPH0265269A (ja) 電圧増幅器の出力電圧調整回路
KR100213304B1 (ko) 기판바이어스발생회로
US4208595A (en) Substrate generator
JPH07303369A (ja) 半導体デバイス用内部電圧発生器
JP3087838B2 (ja) 定電圧発生回路
JPS60107857A (ja) 集積回路チツプにおける電圧発生回路
EP0113865B1 (en) Semiconductor integrated circuit
JPH0214814B2 (ja)
JPS62250591A (ja) バイアス装置
JPS5983220A (ja) 基準電圧発生回路
US5206553A (en) Clamping circuit
JP2739800B2 (ja) 半導体集積回路
JPH0691457B2 (ja) 基板バイアス発生回路
US5262989A (en) Circuit for sensing back-bias level in a semiconductor memory device
JPS61117859A (ja) 基板ポンプ回路
US4250408A (en) Clock pulse amplifier and clipper
JPS6234281B2 (ja)