JPH0214814B2 - - Google Patents

Info

Publication number
JPH0214814B2
JPH0214814B2 JP56115451A JP11545181A JPH0214814B2 JP H0214814 B2 JPH0214814 B2 JP H0214814B2 JP 56115451 A JP56115451 A JP 56115451A JP 11545181 A JP11545181 A JP 11545181A JP H0214814 B2 JPH0214814 B2 JP H0214814B2
Authority
JP
Japan
Prior art keywords
voltage
transistor
inverter
circuit
output signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP56115451A
Other languages
English (en)
Other versions
JPS5752223A (en
Inventor
Esu Goodon Jeemuzu
Kee Rii Yon
Aaru Domitoroitsuchi Josefu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Camera and Instrument Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Camera and Instrument Corp filed Critical Fairchild Camera and Instrument Corp
Publication of JPS5752223A publication Critical patent/JPS5752223A/ja
Publication of JPH0214814B2 publication Critical patent/JPH0214814B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electronic Switches (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Power Sources (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Stand-By Power Supply Arrangements (AREA)
  • Manipulation Of Pulses (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 本発明は電子回路に関するもので、特に２つの
独立的に変化する電圧の相対的な大きさを比較す
る為に使用する金属−酸化物−半導体（以下、
「MOS」と略称する）回路に関するものである。
電圧を測定したり比較したりする電子回路は公
知である。従来のこの様な回路の多くは不必要に
複雑であるとか、集積回路として製造するのに困
難であるとか種々の欠点を有していた。一方、主
電源が故障した場合に補助電源をオンさせる装置
も公知である。然しながら、従来のこの種装置は
一般に機械的スイツチかリレーを使用したもの
か、又は複雑な電子回路によるものであつた。こ
れら従来装置及び構造の多くは集積回路形状に構
成するには極めて困難であるか又は不可能であ
る。
更に、最近出現したマイクロプロセツサ及び揮
発性半導体メモリ等のその他の電子装置にとつ
て、電力供給が中断されると有用なデータや情報
が破壊されることがある。その場合には、情報を
再度入力せねばならず、それは長時間かつ高価な
操作となることもある。又、情報を再度入力する
といつても、それは必要な情報が入手可能である
場合に限られる。
本発明は以上の点に鑑みなされたものであつ
て、本発明では第１電圧と第２電圧との間の電圧
差変化を検知する回路を提供している。本発明の
１実施例としての回路においては、第１電圧と接
地電圧との間に電流検知回路を接続して前記電流
検知回路内に第１電流を流し、第２電圧と接地電
圧との間に接続すると共に前記電流検知回路に接
続して増幅器を設けて前記増幅器内に第２電流を
流し、前記第１電圧が前記第２電圧に等しい場合
には前記第２電流は前記第１電流に等しく、前記
電流検知回路に接続すると共に前記増幅器に接続
して可変インピーダンスインバータを設け、前記
可変インピーダンスは前記電流検知回路で制御さ
れ、前記可変インピーダンスインバータの出力が
前記第１電圧と前記第２電圧との間の電圧差に関
連したものとなつている。
本発明の回路は、補助電源を制御する手段を与
えることができ、又主電源が故障した場合に略々
瞬間的に補助電源をオンさせる構成を与えること
ができる。従つて、本発明回路は、主電源が故障
した場合に情報が喪失される様な揮発性メモリを
有するマイクロプロセツサにおけるバツテリー補
充電源を制御するのに有用である。更に、本発明
回路は、精確な遅れを有する再トリガー可能な単
安定回路を作る上で有用である。
第１図は、本発明回路の１実施例である。第１
図に示す如く、MOSトランジスタ１１及び１２
は第１電圧V1と基準電圧VSSとの間に接続されて
いる。電圧VSSは通常は接地電位であるが、その
他の電位を選択することも可能である。トランジ
スタ１１はデプリシヨン型MOSトランジスタで、
ゲートはソースに接続されている。トランジスタ
１２はトランジスタ１１に直列接続されており、
そのドレインとゲートはトランジスタ１１のゲー
トとソースとに接続されていて、トランジスタ１
２のソースは電圧VSSに接続されている。公知の
如く、トランジスタ１１と１２との組み合わせで
電流源を形成しており、電流IREFを接続点１から
接続点２を介して電圧VSSの接続点７を流してい
る。
第１図に示す如く、更にMOSトランジスタ１
３と１４とが電圧V2と電圧VSSとの間に接続され
ている。トランジスタ１４もデプリシヨン型
MOSトランジスタで、本発明の好適実施例とし
てはトランジスタ１１に整合されている。即ち、
集積回路においては、トランジスタ１１及び１４
は、通常、実質的に同じ寸法でかつ互いに近接し
て製造する。トランジスタ１４のゲートとソース
とは短絡されており、トランジスタ１３のゲート
はトランジスタ１２のゲートに接続されている。
トランジスタ１３のソースは電圧VSSに接続され
ている。
更に第１図に示した如く、電圧V2と電圧VSSと
の間にMOSトランジスタ１５と１６を直列に接
続しており、トランジスタ１６のドレインを電圧
V2に接続し、トランジスタ１５のソースを電圧
VSSに接続している。トランジスタ１６のゲート
を電圧V1に接続しており、一方トランジスタ１
５のゲートをトランジスタ１３のドレインに接続
すると共にトランジスタ１４のソースとゲートと
に接続している。
本発明の１実施例においては、接続点４を出力
信号供給点として使用することが可能であり、又
本発明の別の実施例においては、更に２個のトラ
ンジスタを付け加えることが望ましく、例えば、
トランジスタ１７と１８とで接続点４からの出力
を反転させるインバータを形成すると良い。第１
図に示す如く、トランジスタ１７と１８とは直列
接続されており、又エンハンスメント型トランジ
スタ１８のドレインは電圧V2に接続され、一方
トランジスタ１７のソースは電圧VSSに接続され
ている。トランジスタ１８のソース及びゲートは
短絡され、かつトランジスタ１７のドレインに接
続されている。一方、トランジスタ１７のゲート
は接続点４に接続されている。尚、接続点４はト
ランジスタ１５のドレインに接続されると共にト
ランジスタ１６のソースに接続されている。出力
信号は接続点５から取り出され、該接続点５はト
ランジスタ１７のドレインに接続されると共に、
トランジスタ１８のゲートとソースとに接続され
ている。
第１図に示した回路の動作に付いては第２図を
参照すると一層容易に理解される。第２図は、第
１図における接続点１乃至７での電圧と時間との
関係を示したものである。第２図において、電圧
V2とVSSとは一定であると仮定してある。即ち、
電圧V2は、例えば、バツテリー等の補助電源で
あり、電圧VSSは通常接地電圧と仮定される。第
２図に示した種々の電圧と時間との関係を示す線
には第１図の回路中で電圧を測定した接続点にお
けるのと同じ参照番号を用いている。
第１図の回路動作を説明する為に、電圧V1は
電圧V2よりも高い定常電位状態にあるものとす
る。この状態は第２図においては時間t0とt1との
間に示されている。電圧V1とVSSとの電圧差に基
づきトランジスタ１１及び１２を介して電流が流
れ、一方電圧V2とVSSとの電圧差に基づきトラン
ジスタ１３及び１４を介して電流が流れる。トラ
ンジスタ１１と１４とは整合されており、かつ電
圧V1は電圧V2よりも大きいので、接続点２にお
ける電流は接続点３における電流よりも大きい。
電圧V1は電圧V2に比べて大きいのでトランジス
タ１６をオンさせ、それによつて接続点４を略々
電圧V2とする。接続点４での電圧が上昇すると
トランジスタ１７をオンさせ、その結果接続点５
を略々電圧VSSとすると共に出力は低値状態とな
る。一方、トランジスタ１３のゲートを制御する
接続点２は電圧V2とは無関係に略々一定電圧に
維持されるので接続点３は低値状態にある。
次に、電圧V1が降下し始めた場合に付き考察
する。この場合は、第２図においては、時間t1と
t2との間の電圧−時間関係として示されている。
このことは電圧V1と電圧VSSとの間の電圧差を供
給する電圧源が故障した場合等に発生するもので
あり、第２図では接続点１に対する下向電圧−時
間曲線として示されている。電圧V1が降下して
いくと、第１図に示した回路の状態を変化させる
予め定めた電圧レベルに到達する。この予め定め
た電圧レベルとは、トランジスタ１１，１２，１
３、及び１４を集積回路に構成する場合に夫々の
寸法を調節することによつて電圧V1よりも高く、
又は電圧V1と同じく、又は電圧V1よりも低く設
定することが可能である。第１図に示した実施例
の場合には、電圧V1が電圧V2と等しくなると
略々同時に接続点５の出力を高値状態とすること
が望まれる。このことは、第２図に示した如くト
ランジスタ１５，１６，１７及び１８を通つての
伝播遅れを考慮に入れる為に、電圧V1が電圧V2
よりも多少大きい時点でトランジスタ１１及び１
４がスイツチング動作を開始する様にこれらトラ
ンジスタ１１及び１４を製造することによつて達
成される。電源の故障を検知する為に本回路を使
用する好適実施例においては、伝播遅れは通常問
題となる程度ではない。この様な実施例において
は、電圧V1が電圧V2と等しい場合に接続点５の
スイツチング動作を開始させる様にトランジスタ
１１，１２，１３及び１４を整合させることが可
能である。何故ならば、電圧V1の降下時間が十
分に長いのでトランジスタ１５，１６，１７及び
１８を介しての伝播遅れは問題とはならない。電
圧V1と電圧V2とが等しい場合には、接続点２に
おける電圧は接続点３における電圧と等しくな
る。
電圧V1が電圧V2と同じ値に迄降下すると、ト
ランジスタ１１と１４の各々は、トランジスタ１
２及び１３と同じ電圧降下を有することとなる。
電圧V1が引き続いて降下すると、トランジスタ
１６の導電性が落ち接続点４での電圧も低下す
る。接続点２での電圧が低下するとトランジスタ
１３はオフされ、その結果接続点３での電圧は増
加されてトランジスタ１５をオンさせ、接続点４
を接地電位にさせる。接続点４が低値状態となる
とトランジスタ１７がオフされ、接続点５を電圧
V2にさせる。電圧V1が電圧V2より小さい場合、
即ち時間t2とt3との間の期間においては、接続点
２は低値状態、接続点３は高値状態、接続点４は
低値状態、接続点５は高値状態に保持される。
例えば主電源が接続点１に復帰された場合の如
く、第２図に時間t4後に示した様に電圧V1が再び
上昇すると、本回路は再び接続点５から低値信号
を発生する。何故ならば、電圧V1が上昇すると、
接続点２及び接続点４の電圧はトランジスタ１１
及び１６がオンされるので再び高値状態とされ
る。トランジスタ１１と１２を流れる電流が増加
するとトランジスタ１３をオンし接続点３の電圧
を接地電位に下げる。接続点３の電圧が下がると
トランジスタ１５がオフされ、一方接続点４での
電圧が上がるとトランジスタ１７がオンされる。
従つて、接続点５は再び低値状態に復帰する。
トランジスタ１５及び１６から成る増幅段の負
荷として機能するトランジスタ１６のスライドイ
ンピーダンスは、ゲート電圧が電圧V1の関数と
して増加する場合にトランジスタの導通状態の変
化から生じる。電圧V1が高いことは負荷とドラ
イバーとの比が高いことを意味し、電圧V1が低
いことはドライバーと負荷との比が高いことを意
味する。電圧V1が電圧V2より大きいと、トラン
ジスタ１６のインピーダンスが下がり、接続点４
を高値状態とする。一方、接続点２の電圧が上昇
すると、接続点３の電圧が下がり、トランジスタ
１５をオフさせる。
第１図に示した回路の１応用例を第３図に示し
てある。第３図に示した回路の目的は、主電源の
電圧V1がバツテリー２１の電圧Vbatt以下に下が
つた場合に、バツテリー２１を揮発性スタンバイ
用ランダムアクセスメモリ（以下、RAMと略称
する）２２に接続させることである。通常の状態
では、電圧V1は、バツテリー２１の電圧よりも
２個のダイオード（ダイオード２４及び２５）の
電圧降下分だけ高くなつており、従つて、バツテ
リ２１は細流充電されている。第１図に関し説明
した如く、接続点５は低値状態にありトランジス
タ２３をオフ状態に保持する。従つて、ダイオー
ド２４とトランジスタ２３とでバツテリー電圧が
RAM２２に印加されることを防止している。ト
ランジスタ２３はエンハンスメント型でもデプリ
シヨン型でもどちらでも良い。
電圧V1を発生している電源が故障したと仮定
する。第２図に示した如く、電圧V1が電圧Vbatt
に迄下げつた時点の近傍で接続点５は高値状態と
されてトランジスタ２３をオンさせ、バツテリー
２１をRAM２２に接続させる。
第１図に示した回路の別の適用例を第４図に示
してある。第４図に示した回路は、精確な遅れ出
力信号を供給する再トリガー可能な単安定回路と
して機能する。第４図において、トランジスタ３
３，３４及び３５の組み合わせは、ウイルソン
（Wilson）源５１、即ちバイアス回路として機能
する。トランジスタ３６，３７，３８，４０及び
４１は、ラツチとして機能する。第１図の回路
は、第４図においては第１図と同じ接続点番号を
用いて示してある。第４図には電圧V1と電圧V2
も示してある。
高パルスがスタート線に印加されたと仮定しよ
う。このパルスの立下がり端でスイツチングトラ
ンジスタ３１をオフさせ時間遅れを開始させる。
このスタートパルスが高値状態にある間に、トラ
ンジスタ３１はコンデンサ４３を横切つての電圧
差をゼロにリセツトする。又、スタートパルスは
トランジスタ４１をオンさせて、ラツチ５０から
の出力OUTを電圧VSSに接続させる。従つて、信
号OUTは低値状態で、トランジスタ３２はオフ
となる。スタートパルスが終了すると、ウイルソ
ン源５１は接続点８の電圧を下向させ始める（第
５図参照）。トランジスタ４２は接続点８の電圧
に従属する。回路１０の接続点１の電圧が回路１
０の接続点６に印加される電圧V2と等しくなる
と、第１図に関し説明した様に接続点５は高値状
態となる。これによつてトランジスタ３８はオン
され、接続点９を低値状態とする。接続点９が低
値状態であり、しかもスタートパルスが無い場合
には、トランジスタ４０及び４１はオフ状態に維
持され出力を高値状態とする。出力が高値状態に
なるとトランジスタ３２をオンさせ、コンデンサ
４３を横切つての電圧をリセツトし、かくリセツ
トされた電圧は次のスタートパルスがくる迄維持
される。
第５図は、第４図の回路動作を示したタイミン
グ線図である。出力電圧が電圧V2よりも小さい
間の時間である遅れの長さは、コンデンサ４３の
容量を変化させることによつて調節可能であり、
又トランジスタ３３，３４又は３５の特性を変え
ることによつても調節可能である。スタートパル
スの立ち上がり端は出力を低値状態にセツトし、
一方立ち下がり端は出力が低値状態に保持される
時間長さで表わされる遅れを開始させる。
以上、本発明の特定の実施例に付き詳細に説明
したが、本発明はこれら特定例に限定されるべき
ものではなく特許請求の範囲の記載に基づく本発
明の技術的範囲内において種々の変形が可能であ
ることは勿論である。
【図面の簡単な説明】
第１図は本発明回路の１実施例を示す回路図、
第２図は第１図に示した回路の動作を示したタイ
ミング線図、第３図は第１図の回路を揮発性スタ
ンバイRAM用のバツテリ補助電源を制御する為
に使用した場合の１適用例を示す説明図、第４図
は精確な遅れを発生する為の再トリガー可能な単
安定回路を形成する為に本発明回路を適用した場
合を示す回路図、第５図は第４図に示した回路の
動作を示したタイミング線図、である。 （符号の説明）、１〜７：接続点、１１〜１
７：トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 互いに独立的な第１電圧と第２電圧との間の
    電圧差の変化を検知し対応した出力信号を供給す
    る比較回路において、前記第１電圧と基準電圧と
    の間にそれらの電圧差に応じた第１電流が流れる
    電流検知回路を接続して設け、前記第２電圧と前
    記基準電圧との間に接続すると共に前記電流検知
    回路からの出力が入力され前記第１電流に関係す
    る第２電流が流れる増幅器を設け、前記第１電圧
    が入力されると共に前記増幅器からの出力が入力
    され可変インピーダンスを有する第１インバータ
    を設け、前記インバータの出力信号が前記第１電
    圧と第２電圧との間の電圧差に関係していること
    を特徴とする比較回路。 ２ 特許請求の範囲第１項において、前記第１イ
    ンバータに接続して第２インバータを設け、第２
    インバータの出力信号が前記第１インバータの出
    力信号に対し反転されていることを特徴とする比
    較回路。 ３ 特許請求の範囲第１項又は第２項において、
    前記電流検知回路が、ドレインを前記第１電圧に
    接続させた第１トランジスタと、ソースを前記基
    準電圧に接続させた第２トランジスタとを有し、
    前記第１トランジスタのソース及びゲートを前記
    第２トランジスタのドレイン及びゲートに接続さ
    せたことを特徴とする比較回路。 ４ 特許請求の範囲第３項において、前記増幅器
    が、ソースを前記基準電圧に接続した第３トラン
    ジスタと、ドレインを前記第２電圧に接続した第
    ４トランジスタとを有し、前記第３トランジスタ
    のドレインを前記第４トランジスタのゲート及び
    ソースに接続させると共に、前記第３トランジス
    タのゲートを前記第２トランジスタのゲートに接
    続させたことを特徴とする比較回路。 ５ 特許請求の範囲第４項において、前記第１イ
    ンバータが、ソースを前記基準電圧に接続した第
    ５トランジスタと、ドレインを前記第２電圧に接
    続した第６トランジスタとを有し、前記第５トラ
    ンジスタのドレインを前記第６トランジスタのソ
    ースに接続して第１インバータ出力信号を与え、
    前記第５トランジスタのゲートを前記第３トラン
    ジスタのドレインに接続し、前記第６トランジス
    タのゲートを前記第１電圧に接続させたことを特
    徴とする比較回路。 ６ 特許請求の範囲第２項において、前記第２イ
    ンバータが、ソースを前記基準電圧に接続した第
    ７トランジスタと、ドレインを前記第２電圧に接
    続した第８トランジスタとを有し、前記第７トラ
    ンジスタのドレインを前記第８トランジスタのゲ
    ート及びソースに接続して前記第２インバータの
    出力信号を与え、前記第７トランジスタのゲート
    は前記第１インバータの出力信号を受けるように
    接続されていることを特徴とする比較回路。 ７ 特許請求の範囲第４項において、前記第１ト
    ランジスタと第４トランジスタとが整合されてい
    ることを特徴とする比較回路。 ８ 特許請求の範囲第７項において、前記第１ト
    ランジスタ及び第４トランジスタがデプリシヨン
    型MOSトランジスタであることを特徴とする比
    較回路。 ９ 互いに独立的な第１電圧と第２電圧との間の
    電圧差の変化を検知し対応した出力信号を供給す
    る比較回路において、前記第１電圧と基準電圧と
    の間にそれらの電圧差に応じた第１電流が流れる
    電流検知回路を接続して設け、前記第２電圧と前
    記基準電圧との間に接続すると共に前記電流検知
    回路からの出力が入力され前記第１電流に関係す
    る第２電流が流れる増幅器を設け、前記第１電圧
    が入力されると共に前記増幅器からの出力が入力
    され可変インピーダンスを有する第１インバータ
    を設け、前記第１インバータに接続して第２イン
    バータを設け、第２インバータの出力信号が前記
    第１インバータの出力信号に対し反転されてお
    り、前記第２インバータに接続してスイツチング
    トランジスタが設けられており、前記第２インバ
    ータからの出力信号に応答して前記スイツチング
    トランジスタが動作して前記第２電圧を所要回路
    に供給することを特徴とする比較回路。 １０ 特許請求の範囲第９項において、前記第１
    電圧と第２電圧との間に第１ダイオードと第２ダ
    イオードとを接続して設け、前記スイツチングト
    ランジスタを前記第２ダイオードと並列接続し且
    つ前記第２電圧と所要回路との間に接続して設け
    たことを特徴とする比較回路。 １１ 特許請求の範囲第１０項において、前記所
    要回路は揮発性半導体メモリを有することを特徴
    とする比較回路。 １２ 互いに独立的な第１電圧と第２電圧との間
    の電圧差の変化を検知し対応した出力信号を供給
    する比較回路において、前記第１電圧と基準電圧
    との間にそれらの電圧差に応じた第１電流が流れ
    る電流検知回路を接続して設け、前記第２電圧と
    前記基準電圧との間に接続すると共に前記電流検
    知回路からの出力が入力され前記第１電流に関係
    する第２電流が流れる増幅器を設け、前記第１電
    圧が入力されると共に前記増幅器からの出力が入
    力され可変インピーダンスを有する第１インバー
    タを設け、前記インバータの出力信号が前記第１
    電圧と第２電圧との間の電圧差に関係しており、
    入力信号に応答して出力端子において時間遅れを
    持つた信号を供給する時間遅れ供給手段を設け、
    前記時間遅れ供給手段が、前記第１インバータの
    出力信号をラツチし且つ前記入力信号によつてリ
    セツトされるラツチ回路と、前記電流検知回路へ
    前記第１電圧を供給するコンデンサと、前記コン
    デンサを次第に放電させる為に前記第２電圧及び
    前記コンデンサに接続されているバイアス回路
    と、前記コンデンサと並列接続されており且つ前
    記ラツチ回路に応答して前記コンデンサをリセツ
    トさせる第１リセツトスイツチと、前記コンデン
    サと並列接続されており且つ前記入力信号に応答
    して前記コンデンサをリセツトさせる第２リセツ
    トスイツチとを有していることを特徴とする比較
    回路。
JP56115451A 1980-07-24 1981-07-24 Mos comparing circuit Granted JPS5752223A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/171,762 US4463270A (en) 1980-07-24 1980-07-24 MOS Comparator circuit

Publications (2)

Publication Number Publication Date
JPS5752223A JPS5752223A (en) 1982-03-27
JPH0214814B2 true JPH0214814B2 (ja) 1990-04-10

Family

ID=22625031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56115451A Granted JPS5752223A (en) 1980-07-24 1981-07-24 Mos comparing circuit

Country Status (6)

Country Link
US (1) US4463270A (ja)
JP (1) JPS5752223A (ja)
CA (1) CA1177912A (ja)
DE (1) DE3128732C2 (ja)
FR (1) FR2493636B1 (ja)
GB (1) GB2081043B (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4556804A (en) * 1983-11-17 1985-12-03 Motorola, Inc. Power multiplexer switch and method
US4617473A (en) * 1984-01-03 1986-10-14 Intersil, Inc. CMOS backup power switching circuit
JPS60180216A (ja) * 1984-02-28 1985-09-14 Fujitsu Ltd 電圧検知回路
US4754160A (en) * 1984-08-23 1988-06-28 Intersil, Inc. Power supply switching circuit
US4647797A (en) * 1984-08-23 1987-03-03 Ncr Corporation Assist circuit for improving the rise time of an electronic signal
US4777626A (en) * 1984-12-22 1988-10-11 Tokyo Electric Co., Ltd. Memory device having backup power supply
US4686388A (en) * 1985-03-12 1987-08-11 Pitney Bowes Inc. Integrated circuit substrate bias selection circuit
US4659944A (en) * 1985-04-08 1987-04-21 Motorola, Inc. High voltage detection circuit
US4670668A (en) * 1985-05-09 1987-06-02 Advanced Micro Devices, Inc. Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up
ATE67617T1 (de) * 1985-08-26 1991-10-15 Siemens Ag Integrierte schaltung in komplementaerer schaltungstechnik mit einem substratvorspannungs- generator.
GB2183853B (en) * 1985-12-02 1989-12-20 Trw Inc Power supply switch circuit for wafer scale applications
US4717840A (en) * 1986-03-14 1988-01-05 Western Digital Corporation Voltage level sensing power-up reset circuit
US4730122A (en) * 1986-09-18 1988-03-08 International Business Machines Corporation Power supply adapter systems
WO1990003612A1 (en) * 1988-09-23 1990-04-05 Dallas Semiconductor Corporation Dram nonvolatizer
US4954730A (en) * 1989-04-21 1990-09-04 The Board Of Trustees Of The Leland Stanford Junior University Complementary FET circuit having merged enhancement/depletion FET output
US5130562A (en) * 1990-08-31 1992-07-14 Advanced Micro Devices, Inc. Integrated power-sense circuit
US5414861A (en) * 1991-09-11 1995-05-09 Fujitsu Limited Data protection system using different levels of reserve power to maintain data in volatile memories for any period of time
ES2046136B1 (es) * 1992-07-03 1996-12-16 Inelcom Ingenieria Electronica Circuito electronico detector de corrientes en multiples entradas.
US5457414A (en) * 1992-12-22 1995-10-10 At&T Ipm Corp. Power supply loss sensor
DE19530481C1 (de) * 1995-08-18 1997-03-27 Siemens Ag Integrierbare Komparatorschaltung mit einstellbarer Ansprechschwelle
JPH1166248A (ja) * 1997-08-12 1999-03-09 Mitsubishi Electric Corp 非接触型ｉｃカード
US6538497B2 (en) * 2001-03-27 2003-03-25 Intel Corporation On-chip power supply boost for voltage droop reduction
CN106374886B (zh) * 2016-10-19 2023-05-05 加驰（厦门）微电子股份有限公司 一种不可重复触发的cmos集成单稳态电路
CN107966608B (zh) * 2017-12-02 2024-10-29 上海仪电科学仪器股份有限公司 一种采集双向电压信号的测量电路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3870901A (en) * 1973-12-10 1975-03-11 Gen Instrument Corp Method and apparatus for maintaining the charge on a storage node of a mos circuit
US3895239A (en) * 1973-12-26 1975-07-15 Motorola Inc MOS power-on reset circuit
US3950654A (en) * 1974-11-14 1976-04-13 American Microsystems, Inc. Power-on initializing circuit for a calculator system
DE2531510A1 (de) * 1975-07-15 1977-02-03 Licentia Gmbh Schaltung zur ueberwachung einer spannungsquelle
DE2539911C3 (de) * 1975-09-08 1982-06-03 Siemens AG, 1000 Berlin und 8000 München Schwellwertschalter in integrierter MOS-Technik
GB1480984A (en) * 1975-09-25 1977-07-27 Standard Telephones Cables Ltd Schmitt trigger circuit
US4140930A (en) * 1976-07-30 1979-02-20 Sharp Kabushiki Kaisha Voltage detection circuit composed of at least two MOS transistors
JPS5394733A (en) * 1977-01-31 1978-08-19 Hitachi Ltd Feeding circuit to volatile memory unit
US4103190A (en) * 1977-03-25 1978-07-25 Motorola, Inc. Complementary power saving comparator/inverter circuits
JPS5923491B2 (ja) * 1977-06-01 1984-06-02 セイコーインスツルメンツ株式会社 電圧比較回路
GB1587028A (en) * 1977-04-23 1981-03-25 Seiko Instr & Electronics Voltage comparator
JPS593000B2 (ja) * 1978-02-08 1984-01-21 三洋電機株式会社 半導体メモリ装置におけるデ−タ保護回路
DE2816577C2 (de) * 1978-04-17 1984-11-22 Engl, Walter L., Prof. Dr.rer.nat., 5120 Herzogenrath Integrierter Schmitt-Trigger
JPS5937893B2 (ja) * 1978-05-23 1984-09-12 富士通株式会社 比較回路
JPS5547727A (en) * 1978-10-03 1980-04-04 Fujitsu Ltd Power on reset circuit
US4296338A (en) * 1979-05-01 1981-10-20 Motorola, Inc. Power on and low voltage reset circuit
US4301380A (en) * 1979-05-01 1981-11-17 Motorola, Inc. Voltage detector
US4288865A (en) * 1980-02-06 1981-09-08 Mostek Corporation Low-power battery backup circuit for semiconductor memory
US4384350A (en) * 1980-11-03 1983-05-17 Fairchild Camera & Instrument Corp. MOS Battery backup controller for microcomputer random access memory

Also Published As

Publication number Publication date
US4463270A (en) 1984-07-31
GB2081043B (en) 1985-05-22
DE3128732A1 (de) 1982-03-04
GB2081043A (en) 1982-02-10
CA1177912A (en) 1984-11-13
JPS5752223A (en) 1982-03-27
DE3128732C2 (de) 1994-03-31
FR2493636A1 (fr) 1982-05-07
FR2493636B1 (fr) 1986-01-31

Similar Documents

Publication Publication Date Title
JPH0214814B2 (ja)
US6441669B2 (en) Internal power-source potential supply circuit, step-up potential generating system, output potential supply circuit, and semiconductor memory
US4902910A (en) Power supply voltage level sensing circuit
US5936443A (en) Power-on reset signal generator for semiconductor device
JP2550480Y2 (ja) 半導体メモリ装置の内部電源電圧発生回路
US6236249B1 (en) Power-on reset circuit for a high density integrated circuit
US5184031A (en) Semiconductor integrated circuit
JP2624585B2 (ja) 低電流基板バイアス発生回路
KR960003529B1 (ko) 반도체 메모리 장치의 칩 초기화 신호 발생회로
KR100593565B1 (ko) 전력오프의매우빠른검출을사용하는전력온검출및인에이블링회로
JP3005169B2 (ja) リセット回路
KR100248169B1 (ko) 기판 바이어스전압 발생기용 조정회로
CN111446949B (zh) 上电复位电路和集成电路
US4594688A (en) Power supply circuit for flip-flop memory
JP3186034B2 (ja) 基準電圧発生回路
JPH0736516B2 (ja) パワーオンリセット回路
US5262989A (en) Circuit for sensing back-bias level in a semiconductor memory device
JPH0470805B2 (ja)
JPS61222318A (ja) パワ−オンリセツト回路
JPH0220115A (ja) パルス形信号を発生する回路
JPH0213821B2 (ja)
JPH03283562A (ja) 半導体集積回路装置
US4728829A (en) Timer circuit
JP3369771B2 (ja) 半導体集積回路
US20020000852A1 (en) Reset circuit