JPH0514932B2 - - Google Patents
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- Publication number
- JPH0514932B2 JPH0514932B2 JP60012043A JP1204385A JPH0514932B2 JP H0514932 B2 JPH0514932 B2 JP H0514932B2 JP 60012043 A JP60012043 A JP 60012043A JP 1204385 A JP1204385 A JP 1204385A JP H0514932 B2 JPH0514932 B2 JP H0514932B2
- Authority
- JP
- Japan
- Prior art keywords
- centralized control
- channel
- error
- data transfer
- channel centralized
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムのデータ転送装置の
エラー処理制御に関し、エラー発生によるシステ
ムダウンをおこすことの少ないデータ転送装置に
利用される。
エラー処理制御に関し、エラー発生によるシステ
ムダウンをおこすことの少ないデータ転送装置に
利用される。
本発明は、多数にチヤネルが接続されるデータ
転送装置において、 チヤネル集中制御部を複数化し、かつそれぞれ
にエラー検出手段と、この出力によつてそのチヤ
ネル集中制御部が不良である旨の情報をマイクロ
プログラム制御部に割込ませ、そのチヤネル制御
部のみをエラー発生状態にすることにより、 エラー発生による影響を部分的にとどめるよう
にしたものである。
転送装置において、 チヤネル集中制御部を複数化し、かつそれぞれ
にエラー検出手段と、この出力によつてそのチヤ
ネル集中制御部が不良である旨の情報をマイクロ
プログラム制御部に割込ませ、そのチヤネル制御
部のみをエラー発生状態にすることにより、 エラー発生による影響を部分的にとどめるよう
にしたものである。
従来この種のデータ転送装置は、第２図に示す
ようにメモリアクセス制御部１およびマイクロプ
ログラム制御部２と複数のチヤネル４１〜４ｎと
が単一のチヤネル集中制御部３によつて組合わさ
れて構成される。
ようにメモリアクセス制御部１およびマイクロプ
ログラム制御部２と複数のチヤネル４１〜４ｎと
が単一のチヤネル集中制御部３によつて組合わさ
れて構成される。
この場合、チヤネル集中制御部３のエラー処理
は、そのエラーが完全に一つのチヤネルのハード
ウエアに切り分けられる分はチヤネルエラーと
し、その他の共通部分はデータ転送装置のエラー
とみなしてシステムダウンとするのが普通である
が、この切り分けは非常に難しく、チヤネルから
上位のデータのエラー検出程度しかできないのが
実情である。すなわちチヤネルエラーを含んだチ
ヤネル集中制御部内に発生したエラーの大多数
は、データ転送装置エラーとみなされるのでシス
テムダウンする確率が大きくなる。
は、そのエラーが完全に一つのチヤネルのハード
ウエアに切り分けられる分はチヤネルエラーと
し、その他の共通部分はデータ転送装置のエラー
とみなしてシステムダウンとするのが普通である
が、この切り分けは非常に難しく、チヤネルから
上位のデータのエラー検出程度しかできないのが
実情である。すなわちチヤネルエラーを含んだチ
ヤネル集中制御部内に発生したエラーの大多数
は、データ転送装置エラーとみなされるのでシス
テムダウンする確率が大きくなる。
近年周辺機器が多様化されるとともに、大型シ
ステムでは多チヤネル多デバイスのシステムが要
求されるが、チヤネル数を増加したことにより、
当然チヤネル集中制御部のハードウエア量は大き
くなり、データ転送装置全体のかなりの部分をし
めるようになつているので、単一のチヤネル集中
制御部を設けたデータ転送装置では、チヤネル集
中制御部のエラーによつてシステムダウンを引き
おこす確率がさらに増大する欠点があつた。
ステムでは多チヤネル多デバイスのシステムが要
求されるが、チヤネル数を増加したことにより、
当然チヤネル集中制御部のハードウエア量は大き
くなり、データ転送装置全体のかなりの部分をし
めるようになつているので、単一のチヤネル集中
制御部を設けたデータ転送装置では、チヤネル集
中制御部のエラーによつてシステムダウンを引き
おこす確率がさらに増大する欠点があつた。
本発明はこの欠点を改良するもので、チヤネル
集中制御部に発生するエラーを部分的にとどめ、
全体のシステムダウンに波及する可能性の小さい
装置を提供することを目的とする。
集中制御部に発生するエラーを部分的にとどめ、
全体のシステムダウンに波及する可能性の小さい
装置を提供することを目的とする。
本発明は、メモリアクセス制御部とマイクロプ
ログラム制御部とチヤネル集中制御部と多数のチ
ヤネルとから構成されたデータ転送装置におい
て、チヤネル集中制御部は複数個設けられ、かつ
それぞれのチヤネル集中制御部に対応して、チヤ
ネル集中制御部のエラー検出手段と、エラーフリ
ツプフロツプ回路と、マイクロプログラムへの割
込みフリツプフロツプ回路とを備え、一つのチヤ
ネル集中制御部のエラー発生によつて、上記対応
するエラーフリツプフロツプ回路と、割込みフリ
ツプフロツプ回路をセツトし、上記マイクロプロ
グラム制御部へ割込み、割込まれたマイクロプロ
グラムはこのチヤネル集中制御部配下の全チヤネ
ルのチヤネルエラーとして中央処理装置へ報告す
ること特徴とする。
ログラム制御部とチヤネル集中制御部と多数のチ
ヤネルとから構成されたデータ転送装置におい
て、チヤネル集中制御部は複数個設けられ、かつ
それぞれのチヤネル集中制御部に対応して、チヤ
ネル集中制御部のエラー検出手段と、エラーフリ
ツプフロツプ回路と、マイクロプログラムへの割
込みフリツプフロツプ回路とを備え、一つのチヤ
ネル集中制御部のエラー発生によつて、上記対応
するエラーフリツプフロツプ回路と、割込みフリ
ツプフロツプ回路をセツトし、上記マイクロプロ
グラム制御部へ割込み、割込まれたマイクロプロ
グラムはこのチヤネル集中制御部配下の全チヤネ
ルのチヤネルエラーとして中央処理装置へ報告す
ること特徴とする。
数個のチヤネルが接続されたチヤネル集中制御
部にエラー検出回路によつてセツトされるエラー
フリツプフロツプ回路と、このチヤネル集中制御
部のエラー発生の情報をデータ転送装置のマイク
ロプログラム制御部に割込ませる割込みフリツプ
フロツプ回路をそれぞれ組合せて一組としたもの
を、各チヤネル集中制御部に組み入れる。一つの
チヤネル集中制御部にエラーが発生した場合に
は、これをマイクロプログラムにエラー割込み情
報として伝達し、上位の中央処理装置にこのチヤ
ネル集中制御部すべてのエラー発生を報告して、
そのチヤネル集中制御部のみを除外する。すなわ
ちデータ転送装置はこのチヤネル集中制御部以外
の領域でのデータの転送を行うことができるの
で、情報処理システム全体のシステムダウンは回
避される。
部にエラー検出回路によつてセツトされるエラー
フリツプフロツプ回路と、このチヤネル集中制御
部のエラー発生の情報をデータ転送装置のマイク
ロプログラム制御部に割込ませる割込みフリツプ
フロツプ回路をそれぞれ組合せて一組としたもの
を、各チヤネル集中制御部に組み入れる。一つの
チヤネル集中制御部にエラーが発生した場合に
は、これをマイクロプログラムにエラー割込み情
報として伝達し、上位の中央処理装置にこのチヤ
ネル集中制御部すべてのエラー発生を報告して、
そのチヤネル集中制御部のみを除外する。すなわ
ちデータ転送装置はこのチヤネル集中制御部以外
の領域でのデータの転送を行うことができるの
で、情報処理システム全体のシステムダウンは回
避される。
本発明の実施例を図面によつて説明する。
本発明の一実施例を示す第１図において、デー
タ転送装置は、メモリアクセス制御部１、マイク
ロプログラム制御部２、複数のチヤネル集中制御
部３、チヤネル４１１〜４ij、それぞれの集中制
御部に付帯されるマイクロプログラムへの割込み
フリツプフロツプ回路５１〜５ｉ、エラーフリツ
プフロツプ回路６１〜６ｉ，エラー検出回路７１
〜７ｉおよび接続パス８０１〜８３ｉで構成され
る。
タ転送装置は、メモリアクセス制御部１、マイク
ロプログラム制御部２、複数のチヤネル集中制御
部３、チヤネル４１１〜４ij、それぞれの集中制
御部に付帯されるマイクロプログラムへの割込み
フリツプフロツプ回路５１〜５ｉ、エラーフリツ
プフロツプ回路６１〜６ｉ，エラー検出回路７１
〜７ｉおよび接続パス８０１〜８３ｉで構成され
る。
ここで本発明の特徴とするところは、複数個の
チヤネル集中制御部をデータ転送装置に組み込
み、一個のチヤネル集中制御部には、エラー検出
回路７１〜７ｉ、エラーフリツプフロツプ回路６
１〜６ｉおよびマイクロプログラム制御部に対す
る割込みフリツプフロツプ回路５１〜５ｉを設け
たところにある。
チヤネル集中制御部をデータ転送装置に組み込
み、一個のチヤネル集中制御部には、エラー検出
回路７１〜７ｉ、エラーフリツプフロツプ回路６
１〜６ｉおよびマイクロプログラム制御部に対す
る割込みフリツプフロツプ回路５１〜５ｉを設け
たところにある。
マイクロプログラム制御部２にマイクロプログ
ラムがロードされると、このデータ転送装置は動
作可能となる。中央処理装置から入出力制御命令
が発行されるとマイクロプログラム制御部２でこ
の命令を解読し、該当するチヤネルおよびチヤネ
ル集中制御部を起動させ、メモリアクセス制御部
を介して、入出力装置とメモリの間のデータ転送
を開始する。
ラムがロードされると、このデータ転送装置は動
作可能となる。中央処理装置から入出力制御命令
が発行されるとマイクロプログラム制御部２でこ
の命令を解読し、該当するチヤネルおよびチヤネ
ル集中制御部を起動させ、メモリアクセス制御部
を介して、入出力装置とメモリの間のデータ転送
を開始する。
このようにデータを転送中に、例えばチヤネル
集中制御部３２にエラーが発生し、エラー検出回
路７２で検出されたとする。このチヤネル集中制
御部３２は直ちに転送をやめ、エラーフリツプフ
ロツプ６２およびマイクロプログラム割込みフリ
ツプフロツプ回路７２をセツトする。接続パス８
１２で割込みを受けつけたマイクロプログラム
は、このチヤネル集中制御部３２が動作不能であ
ることを知り、このチヤネル集中制御部配下のチ
ヤネル４２１〜４２ｉも動作不能となるので、こ
れらのチヤネル４２１〜４２ｉ全体がエラーにな
つたこととして、メツセージを作成して、図外の
中央処理装置へ報告する。報告を受けた中央処理
装置およびオペレーシヨナルソフトウエアは、こ
れらのチヤネル４２１〜４２ｉのエラー処理を実
行し、エラー内容によつて動作を決定する。
集中制御部３２にエラーが発生し、エラー検出回
路７２で検出されたとする。このチヤネル集中制
御部３２は直ちに転送をやめ、エラーフリツプフ
ロツプ６２およびマイクロプログラム割込みフリ
ツプフロツプ回路７２をセツトする。接続パス８
１２で割込みを受けつけたマイクロプログラム
は、このチヤネル集中制御部３２が動作不能であ
ることを知り、このチヤネル集中制御部配下のチ
ヤネル４２１〜４２ｉも動作不能となるので、こ
れらのチヤネル４２１〜４２ｉ全体がエラーにな
つたこととして、メツセージを作成して、図外の
中央処理装置へ報告する。報告を受けた中央処理
装置およびオペレーシヨナルソフトウエアは、こ
れらのチヤネル４２１〜４２ｉのエラー処理を実
行し、エラー内容によつて動作を決定する。
以上のようにしてチヤネル集中制御部３１〜３
ｉのエラーが多発したとしても、すべてのチヤネ
ル集中制御部のエラーが同時に発生しない限り、
データ転送装置はシステムダウンせずに動作する
ことができる。
ｉのエラーが多発したとしても、すべてのチヤネ
ル集中制御部のエラーが同時に発生しない限り、
データ転送装置はシステムダウンせずに動作する
ことができる。
本発明は以上説明したように、データ転送装置
内にチヤネル集中制御部を複数設け、チヤネル集
中制御部のエラーをマイクロプログラムへ知ら
せ、マイクロプログラムはこのエラーをチヤネル
エラーとして中央処理装置へ報告するよう構成す
ることにより、エラー発生が部分的にとどまり、
高い信頼性のデータ転送装置を提供できる効果が
ある。
内にチヤネル集中制御部を複数設け、チヤネル集
中制御部のエラーをマイクロプログラムへ知ら
せ、マイクロプログラムはこのエラーをチヤネル
エラーとして中央処理装置へ報告するよう構成す
ることにより、エラー発生が部分的にとどまり、
高い信頼性のデータ転送装置を提供できる効果が
ある。
第１図は本発明の一実施例のブロツク構成図。
第２図は従来例装置のブロツク構成図。 １……メモリアクセス制御部、２……マイクロ
プログラム制御部、３，３１〜３ｉ……チヤネル
集中制御部、４１〜４ｎ，４１１〜４１ｊ，４２
１〜４２ｊ，４ｉ１〜４ij……チヤネル、５１〜
５ｉ……割込みフリツプフロツプ回路、６１〜６
ｉ……エラーフリツプフロツプ回路、７１〜７ｉ
……エラー検出回路、８０１，８１１〜８１ｉ，
８２１〜８２ｉ，８３１〜８３ｉ……接接パス。
第２図は従来例装置のブロツク構成図。 １……メモリアクセス制御部、２……マイクロ
プログラム制御部、３，３１〜３ｉ……チヤネル
集中制御部、４１〜４ｎ，４１１〜４１ｊ，４２
１〜４２ｊ，４ｉ１〜４ij……チヤネル、５１〜
５ｉ……割込みフリツプフロツプ回路、６１〜６
ｉ……エラーフリツプフロツプ回路、７１〜７ｉ
……エラー検出回路、８０１，８１１〜８１ｉ，
８２１〜８２ｉ，８３１〜８３ｉ……接接パス。
Claims (1)
- 【特許請求の範囲】 １ 上位のメモリ装置に接続されるメモリアクセ
ス制御部と、 それぞれ入出力デバイスが接続される複数のチ
ヤネルと上記メモリアクセス制御部との間に設け
られ、上記チヤネルを集中制御するチヤネル集中
制御手段と、 このチヤネル集中制御手段に接続され、このチ
ヤネル集中制御手段のデータ転送を制御するマイ
クロプログラム制御部と を含むデータ転送装置において、 上記チヤネル集中制御手段はそれぞれ少数のチ
ヤネルが接続された複数のチヤネル集中制御部で
構成され、 各チヤネル集中制御部には、 エラー検出回路と、 このエラー検出回路の出力によつてセツトされ
るエラーフリツプフロツプ回路と、 このエラーフリツプフロツプ回路のセツト状態
を上記マイクロプログラム制御部に伝える割込み
フリツプフロツプ回路と を含む回路手段を備えた ことを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012043A JPS61170850A (ja) | 1985-01-24 | 1985-01-24 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012043A JPS61170850A (ja) | 1985-01-24 | 1985-01-24 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170850A JPS61170850A (ja) | 1986-08-01 |
| JPH0514932B2 true JPH0514932B2 (ja) | 1993-02-26 |
Family
ID=11794565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60012043A Granted JPS61170850A (ja) | 1985-01-24 | 1985-01-24 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170850A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5876924A (ja) * | 1981-10-30 | 1983-05-10 | Nec Corp | デ−タ転送装置 |
-
1985
- 1985-01-24 JP JP60012043A patent/JPS61170850A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61170850A (ja) | 1986-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |