JPH0514983A

JPH0514983A - 時分割通話路スイツチ

Info

Publication number: JPH0514983A
Application number: JP16706391A
Authority: JP
Inventors: Takaya Yamamoto; ▲隆▼哉山本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-07-08
Filing date: 1991-07-08
Publication date: 1993-01-22

Abstract

(57)【要約】【目的】本発明は、時分割交換方式に関し、基本交換
速度での交換に実質的な変更なしに、その半分の交換速
度での交換をも遂行させることを目的とする。【構成】ＳＷ−ＲＲ時分割スイッチ回路を有する時分
割通話路スイッチに、上位／下位選択情報及び読み出し
アドレスを格納する制御メモリと、上位／下位選択情報
及び読み出しアドレスを格納する拡張制御メモリと、拡
張制御メモリ有効指示メモリと、対形式の両情報を選択
して偶数番面時分割スイッチへ供給する偶数番面選択回
路と、対形式の両情報を選択して奇数番面時分割スイッ
チ回路へ供給する奇数番面選択回路と、フレーム情報、
下位半分情報選択情報、上位半分情報選択情報及び制拡
張制御メモリ有効情報に応答して上位半分情報又は下位
半分情報を択一的に出力する選択回路とを設けたことを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基本交換速度での交換
機能を維持しつつ、その半分の交換速度でも交換機能を
遂行し得る時分割通話路スイッチに関する。

【０００２】通信交換網を経て交換される通信メディア
の多様化に伴って、通信交換網は、各種帯域の通信メデ
ィアに対する交換機能を有することが要請されるに至っ
ている。しかも、そのような交換機能の提供は、既存の
通信交換網における基本交換速度である６４Kbpsの交換
速度の延長線上においてその実現が企図されている。本
発明もそのような技術的基盤を踏まえて為された発明で
ある。

【０００３】

【従来の技術】従来の時分割交換方式の通話路スイッチ
は、前述のように６４Kbpsの交換速度をその基本に据え
ているため、８×ｍビット（収容端子位置数）の時分割
メモリを有し、この時分割メモリをシーケンシャルライ
ト−ランダムリード方式でスイッチングさせて所要の交
換動作を生ぜしめている。

【０００４】６４Kbps×ｎの広帯域交換を為さしめるた
めの手段として、(1) 時分割メモリを２面として構成
し、通話情報に順序性が失われるのを防止する方式（ダ
ブルバッファ方式）と、(2) 時分割メモリを直列に接続
し、それら両時分割メモリの読み出しと書き込みのアド
レスを比較し、後段の時分割メモリによる１フレームの
遅延の挿入の有無により通話情報に順序性が失われるの
を防止する方式がある。これらいずれの方式において
も、前述のように６４Kbpsの交換速度をその基本として
おり、６４Kbps×ｎの広帯域交換においては、２ｎ個
（双方向のため）の制御メモリの書き替え制御によって
その所期の目的を達成している。

【０００５】前述のような基本方式の延長線上におい
て、３２Kbpsの交換機能を提供する手段として、(a) 時
分割メモリの構成を４×２ｍ（ｍは収容端子位置数）と
する方式、(b) 主リンク上で８ビットの内の４ビットを
無駄に使用し、トランクイメージのサブスイッチを使用
する方式とが考えられる。

【０００６】図７は、前述(a) の方式の下での構成を示
す。この図７において、入ハイウェイ６０から入力され
て来た通話情報(b) は、書き込み制御回路（ＷＣＴＬ）
６１によりシーケンシャルライト−ランダムリード式時
分割スイッチ回路６３₀(以下、＃０面ともいう。),又は
時分割スイッチ回路６３₁( 以下、＃１面ともいう。)
に書き込まれる。時分割スイッチ回路６３₀も、又時分
割スイッチ回路６３₁も４ビット（３２Kbps）幅の時分
割メモリである。図中の（c-1)及び（c-2)は、それぞれ
時分割スイッチ回路６３₀及び時分割スイッチ回路６３
₁への書き込み通話情報を示す。そのいずれに書き込む
かの制御は、フレーム生成回路（ＦＧ）６２から出力さ
れて来るフレーム情報(a) によって為される。

【０００７】時分割スイッチ回路６３₀及び時分割スイ
ッチ回路６３₁からの読み出しは、制御メモリ６４から
のアドレス(f) によって、同時に行われる。図中の（d-
1)及び（d-2)は、それぞれ時分割スイッチ回路６３₀及
び時分割スイッチ回路６３₁から読み出された通話情報
を示す。これらの２つの読み出された通話情報（d-1)及
び（d-2)の出ハイウェイ６７上への送出は、フレーム選
択回路６６によって為される。

【０００８】フレーム選択回路６６は、フレーム生成回
路６２から受け取るフレーム情報が、＃０面を示してい
るときには通話情報（d-2)を選択し、フレーム情報が、
＃１面を示しているときには通話情報（d-1)を選択す
る。このことは、図８においても示されており、例え
ば、フレーム０においては書き込みは＃０面に対し行わ
れ、読み出しは＃１面から行われる。

【０００９】

【発明が解決しようとする課題】図７に示す通話路スイ
ッチにおいても、一面構成の時分割スイッチ回路を用い
た場合には生じてしまう通話情報の順序性の乱れ（図９
の矢印参照）を回避しつつ、しかも３２Kbpsの交換を行
うことは出来るが、３２Kbpsの交換を行うための制御メ
モリ６４の書き替え制御を行なければならない。つま
り、６４Kbpsの交換での交換制御プログラムでなく、３
２Kbpsの交換での交換制御プログラムを必要とする。こ
れは、２倍の制御メモリの書き替え処理を行なければな
らないことを意味する。

【００１０】本発明は、斯かる技術的課題に鑑みて創作
されたもので、基本交換速度での交換方式の活用を図り
つつ、その半分の交換速度での交換機能をも達成し得る
時分割交換方式を提供することをその目的とする。

【００１１】

【課題を解決するための手段】図１は、請求項１に係わ
る発明の原理ブロック図を示し、図２は、請求項２に係
わる発明の要部原理ブロック図を示す。

【００１２】請求項１に係わる発明は、図１に示すよう
に、入ハイウェイの交換基本単位の通信情報をフレーム
情報に応答して２枚の面で構成される時分割スイッチ回
路１，２のうちの対応するシーケンシャルライト−ラン
ダムリード形式の時分割スイッチ回路へ入力する時分割
通話路スイッチに、交換基本単位の通信情報の上位／下
位選択情報、及び読み出しアドレスを対形式で格納し、
出ハイウェイへの出力時刻に出力する制御メモリ３と、
交換基本単位の通信情報の上位／下位選択情報、及び読
み出しアドレスを対形式で格納し、出ハイウェイへの出
力時刻に出力する拡張制御メモリ４と、拡張制御メモリ
有効情報を格納する拡張制御メモリ有効指示メモリ５
と、前記制御メモリ３、及び拡張制御メモリ４に接続さ
れ、前記フレーム情報に応答して前記対形式の両情報を
選択して偶数番面時分割スイッチ回路へ供給する偶数番
面選択回路６と、前記制御メモリ３、及び拡張制御メモ
リ４に接続され、前記フレーム情報に応答して前記対形
式の両情報を選択して奇数番面時分割スイッチ回路へ供
給する奇数番面選択回路７と、前記フレーム情報、前記
偶数番面選択回路６及び奇数番面選択回路７から読み出
された上位／下位選択情報、並びに拡張制御メモリ有効
指示メモリ５から読み出された前記拡張制御メモリ有効
情報に応答して偶数番面時分割スイッチ回路１の上位半
分情報、及び下位半分情報、並びに奇数番面時分割スイ
ッチ回路２の上位半分情報、及び下位半分情報のうちの
上位半分情報、又は下位半分情報を択一的に出力する選
択回路８とを設けたことを特徴とする。

【００１３】請求項２に係わる発明は、図２に示すよう
に、請求項１記載の時分割通話路スイッチの選択回路８
を次の構成要件、即ち偶数番面時分割スイッチ回路１の
上位半分情報出力、及び下位半分情報出力へ接続され、
偶数番面選択回路６から出力される上位／下位選択情報
に応答して偶数番面時分割スイッチ回路１から出力され
る上位半分情報、又は下位半分情報を択一的に出力する
偶数番面上位／下位選択回路１０と、奇数番面時分割ス
イッチ回路２の上位半分情報出力、及び下位半分情報出
力へ接続され、奇数番面選択回路７から出力される上位
／下位選択情報に応答して奇数番面時分割スイッチ回路
２から出力される上位半分情報、又は下位半分情報を択
一的に出力する奇数番面上位／下位選択回路１１と、偶
数番面時分割スイッチ回路１の上位半分情報出力、及び
奇数番面時分割スイッチ回路２の上位半分情報出力、並
びに偶数番面上位／下位選択回路１０、及び奇数番面上
位／下位選択回路１１の出力に接続され、フレーム情報
及び拡張制御メモリ有効指示メモリ５から読み出された
拡張制御メモリ有効指示情報に応答して上位半分情報を
出力するフレーム上位半分情報選択回路１２と、偶数番
面時分割スイッチ回路の下位半分情報出力、及び奇数番
面時分割スイッチ回路の下位半分情報出力、並びに偶数
番面上位／下位選択回路１０、及び奇数番面上位／下位
選択回路１１の出力に接続され、前記フレーム情報及び
拡張制御メモリ有効指示メモリ５から読み出された前記
拡張制御メモリ有効情報に応答して下位半分情報を出力
するフレーム下位半分情報選択回路１３とからなること
を特徴とする。

【００１４】

【作用】請求項１に係わる発明において、発生した呼が
その交換基本単位でのものであり、当該呼に対する発着
信加入者間に通話路が形成されるが、その際には拡張制
御メモリ有効表示メモリ５には、拡張接続メモリ有効表
示情報、例えば、“０”が書き込まれる。

【００１５】そして、入力されて来る通信情報は、フレ
ーム情報に応じて偶数番面時分割スイッチ回路、又は奇
数番面時分割スイッチ回路へ交互にシーケンシャルライ
トされる。

【００１６】このようにして、通信情報を書き込まれた
偶数番面時分割スイッチ回路、又は奇数番面時分割スイ
ッチ回路からのランダムリードは、偶数番面時分割スイ
ッチ回路においても、又奇数番面時分割スイッチ回路に
おいても、前記交換基本単位の通信情報の上位半分情
報、及び下位半分情報が同一の読み出しタイミングで読
み出される。今、交換基本単位での交換が６４Kbpsであ
り、従って通信情報は８ビットであるとすると、表１に
示すように、偶数フレームでは奇数番面時分割スイッチ
回路から当該通信情報の上位４ビット（＃１High) 、及
び下位４ビット（＃１Low ) が同時に読み出され、そし
てその８ビットが出ハイウェイに送出される。この読み
出し関係は、奇数フレームについても又同じであるの
で、結果として、時分割通話路スイッチにおいて、６４
Kbpsの交換が行われる。なお、表１の中のd.c.は“０”
又は“１”のいずれであってもよいことを示す。

【００１７】

【表１】

【００１８】次に、基本交換単位の半分の速度での交
換、例えば、基本交換単位の速度を６４Kbpsであるとし
た場合での半分の速度での交換、即ち３２Kbpsの交換に
ついて図３参照の下に説明する。

【００１９】時間軸上の収容端子位置１High（Ａ）に収
容されている加入者と収容端子位置４Low （Ｈ）に収容
されている加入者のいずれか一方から呼が発生してそれ
らの間に通話路が形成されて両加入者間での通話が開始
され、又時間軸上の収容端子位置１Low （Ｂ）に収容さ
れている加入者と収容端子位置３High（Ｅ）に収容され
ている加入者のいずれか一方から呼が発生してそれらの
間に通話路が形成されて両加入者間での通話が開始され
ている状態において、図３に示すようなフレームが入力
されて来るものとする。この交換動作を生ぜしめるのに
必要な拡張制御メモリ有効指示メモリ５に格納される拡
張制御メモリ有効ビット、制御メモリ３に格納される上
位／下位選択情報及び読み出しアドレス、並びに拡張制
御メモリ４に格納される上位／下位選択情報及び読み出
しアドレスは、既に対応する呼の発生に応答して図示し
ない主制御装置の制御の下に図３に示すような値として
書き込まれる。

【００２０】いずれの読み出しタイミングでも、その読
み出しタイミングにおける制御メモリ３、及び拡張制御
メモリ４からの読み出しが行われる１つ前のフレームに
おいて、入ハイウェイを経て入力されて来た通信情報
（図３の１００参照）は、そのフレーム時間でのフレー
ム情報に従って決まる時分割スイッチ回路のメモリに順
次に書き込まれる（シーケンシャルライトされる）（図
３の１０１参照）。

【００２１】従って、そのようにして書き込まれた通信
情報の読み出しを説明の都合上、出ハイウェイにおける
時間軸上の収容端子位置１に対応する読み出しタイミン
グで生ぜしめられたとすると、先ず制御メモリ３から読
み出される書き込み内容、即ち上位／下位選択情報で下
位側を示す情報“１”及び読み出しアドレス４が前述態
様で決まる面選択回路、例えば、偶数番面選択回路６で
選択され、読み出しアドレスが対応時分割スイッチ回路
へ供給されて通信情報が読み出される。その読み出し内
容は、通信情報−Ｈである。この通信情報−Ｈは、前記
フレーム情報、制御メモリ３から読み出された上位／下
位選択情報の“１”、並びに拡張制御メモリ有効指示情
報の“１”にあることによって、出ハイウェイ上におけ
る収容端子位置１内の上位半分情報Ｈとして送出され
る。これに対する逆方向への通信情報の交換処理を以下
にのべる。

【００２２】読み出しタイミング４において、拡張制御
メモリ４の読み出しが行われることでその逆方向への通
信情報の交換が行われることになるが、その読み出し内
容は、即ち上位／下位選択情報で上位側を示す情報
“０”で、読み出しアドレス１となっている。従って、
この読み出しアドレスで時間軸上の収容端子位置への読
み出しを行なえば、対応時分割スイッチ回路（収容端子
位置１）の書き込み内容ＡＢが読み出される。こうして
読み出された通信情報ＡＢは、前述と同様に、前記フレ
ーム情報、拡張制御メモリ４から読み出された上位／下
位選択情報の“０”並びに拡張制御メモリ有効指示情報
の“１”にあることによって、出ハイウェイ上における
収容端子位置４内の下位半分情報Ａとして送出されるか
ら、前述の逆方向への通信情報の交換処理は完結する。

【００２３】図３に示す他の２加入者間の通話について
も、その説明を省略するが、前述のところに従って行わ
れ得ることは、明らかであろう。かくして、基本交換速
度の半分、例えば、３２Kbpsでの交換処理が、基本交換
速度、例えば、６４Kbpsとして構築されているシステム
内に、その基本交換処理機能を保存した状態について、
首尾よく統合化されて組み込まれていることになる。

【００２４】

【実施例】図４は、請求項１及び請求項２に係わる発明
を実施する時分割交換システムの構成図を示す。この図
４において、２０はＡ局に設置される本発明実施例の基
本交換速度６４Kbpsの通話路スイッチである。２１は64
Kbpsの中継線トランクで、Ｂ局に接続されている。２３
は64Kbpsの中継線トランクで、Ｃ局に接続されている。
２２は64Kbpsの加入者回路である。２４は64Kbpsから32
Kbpsへの圧縮を行なう圧縮トランクである。図４は、時
分割通話路スイッチ２０の基本交換速度は６４Kbpsであ
るが、その時分割通話路スイッチ２０を本発明によって
３２Kbpsで動作させた場合の交換態様を示している。即
ち、加入者回路２２からの通話情報ａは、時分割通話路
スイッチ２０を経て圧縮トランク２４で上位４ビットの
通話情報へ圧縮出力される。この圧縮された３２Kbpsの
通話情報ａ′は、時分割通話路スイッチ２０において、
中継線トランク２３へ送出されるフレームの上位４ビッ
ト位置に挿入され、中継線トランク２１からの上位４ビ
ットの通話情報ｂ′（３２Kbpsの通話情報）は、時分割
通話路スイッチ２０内で通話情報ａ′が挿入されている
同一フレーム内の下位４ビット位置に挿入されて中継線
トランク２３へ送出される。

【００２５】このような交換処理を行う本発明実施例の
時分割通話路スイッチの詳細図を図５に示す。図５にお
いて、３０は入ハイウェイで書き込み制御回路３２を経
て時分割スイッチ回路（ＴＳＷ＃０）３３₀、又は時分
割スイッチ回路（ＴＳＷ＃１）３３₁へ択一的に接続さ
れる。その出力を参照文字(c-1),(c-2) で示す。出力(c
-1) は時分割スイッチ回路３３₀へ供給され、出力(c-
2) は時分割スイッチ回路３３₁へ供給される。この択
一的接続制御は、フレーム生成回路３１のフレーム情報
(a) によって為される。時分割スイッチ回路３３₀も、
又時分割スイッチ回路３３₁もシーケンシャルライト−
ランダムリード式の時分割スイッチ回路で、そのアクセ
ス単位を８ビットとして構成されている。

【００２６】３４は呼の発生に応答した主制御装置（以
下、ＣＰＵという。）の制御の下に拡張制御メモリ３７
（以下、ＥＣＭという。）の有効指示ビット、及び読み
出しアドレス、並びに上位／下位指示情報を転送して来
るＣＰＵバスである。ＣＰＵバス３４は、ＥＣＭ有効指
示メモリ（以下、ＥＥＭという。）、制御メモリ３６
（以下、ＣＭという。）、及びＥＣＭ３７に接続されて
いる。ＣＭ３６、及びＥＣＭ３７の出力は、アドレス選
択回路（ＡＳＥＬ＃０）３８、及びアドレス選択回路
（ＡＳＥＬ＃１）３９に接続されている。

【００２７】アドレス選択回路３８は、ＴＳＷ＃０を読
み出す読み出しアドレス(f-1) を出力する。この読み出
しアドレス(f-1) の最上位ビットは、High/Low選択回
路４０₀の選択制御入力へ供給される。アドレス選択回
路３９は、ＴＳＷ＃１を読み出す読み出しアドレス(f-
2) を出力する。この読み出しアドレス(f-2) の最上位
ビットは、High/Low選択回路４０₁の選択制御入力へ
供給される。

【００２８】４０₀は、時分割スイッチ回路３３₀につ
いての上位４ビット／下位４ビット選択回路（ＨＬＳＥ
Ｌ＃０）であり、以下High/Low選択回路４０₀として参
照する。

【００２９】High/Low選択回路４０₀の選択制御入力に
は、アドレス選択回路３８の最上位ビット出力が接続さ
れている。High/Low選択回路４０₀の選択条件は、表２
に従う。４０₁は、時分割スイッチ回路３３₁について
の上位４ビット／下位４ビット選択回路（ＨＬＳＥＬ＃
１）であり、以下High/Low選択回路４０₁として参照す
る。High/Low選択回路４０₁の選択制御入力には、アド
レス選択回路３９の最上位ビット出力が接続されてい
る。High/Low選択回路４０₁の選択条件は、表３に従
う。High/Low選択回路４０₀も、又High/Low選択回路４
０₁も対応時分割スイッチ回路から読み出されて来た８
ビットの通話情報の上位４ビット、又は下位４ビットを
選択するものであり、そのHigh/Low選択回路４０₀にお
いて選択された４ビットの情報には参照文字(d-1) が、
又High/Low選択回路４０₁において選択された４ビット
の情報には、参照文字(d-2) が付されている。

【００３０】

【表２】

【００３１】

【表３】

【００３２】４１Ｈは、時分割スイッチ回路３３₀の上
位４ビット出力と、時分割スイッチ回路３３₁の上位４
ビット出力と、High/Low選択回路４０₀およびHigh/Low
選択回路４０₁からの４ビットを選択して出ハイウェイ
４２上の上位４ビットとして出力するフレーム上位４ビ
ット選択回路４１Ｈ（ＦＳＥＬ−Ｈ）であり、以下、フ
レーム選択回路High ４１Ｈとして参照する。フレーム
選択回路High ４１Ｈの選択条件は、表４に従う。又、
４１Ｌは、時分割スイッチ回路３３₀の下位４ビット出
力と、時分割スイッチ回路３３₁の下位４ビット出力
と、High/Low選択回路４０₀からの４ビット出力と、Hi
gh/Low選択回路４０₁からの４ビット出力とを選択して
出ハイウェイ４２上の下位４ビットとして出力するフレ
ーム下位４ビット選択回路４１Ｌ（ＦＳＥＬ−Ｌ）であ
り、以下フレーム選択回路Low ４１Ｌとして参照する。
フレーム選択回路Low ４１Ｌの選択条件は、表５に従
う。

【００３３】

【表４】

【００３４】

【表５】

【００３５】図５において、時分割スイッチ回路３３_0,
３３₁は、図１及び図２の時分割スイッチ回路１，２に
対応し、制御メモリ３６は、図１及び図２の制御メモリ
３に対応する。拡張制御メモリ３７は、図１及び図２の
拡張制御メモリ４に対応し、拡張ＣＭ有効表示メモリ３
５は、図１及び図２の拡張制御メモリ有効指示メモリ５
に対応する。アドレス選択回路３８は、図１及び図２の
偶数番面選択回路６に対応し、アドレス選択回路３９
は、図１及び図２の奇数番面選択回路７に対応する。Hi
gh/Low選択回路４０₀は、図１及び図２の偶数番面上位
／下位選択回路１０に対応し、High/Low選択回路４０₁
は、図１及び図２の奇数番面上位／下位選択回路１１に
対応する。フレーム選択回路Low ４１Ｌは、図１及び
図２のフレーム下位半分情報選択回路１３に対応し、フ
レーム選択回路High ４１Ｈは、図１及び図２のフレー
ム上位半分情報選択回路１２に対応する。

【００３６】次に、本発明実施例の通話路スイッチの動
作を説明する。前述の〔課題を解決するための手段〕の
項で説明したと同様の条件で、６４Kbpsの交換制御方式
を踏襲しつつ、３２Kbpsの交換制御を達成し得るところ
を以下に説明する。

【００３７】図３に示すような時系列の入力フレームの
各々が順次に入ハイウェイ３０を経て書き込み制御回路
３２へ入力されて来るものとする。その入力フレームの
各々は、時間軸上の収容端子位置１，２，３，４，５の
各々に収容されており、それら時間軸上の収容端子位置
１Highと収容端子位置４Lowとの間での通話、及び時間
軸上の収容端子位置１Low と収容端子位置３Highとの間
での通話に入っている状態において、それらフレームが
入力されて来ているものとする。

【００３８】この通話状態においては、その収容端子位
置１の上位４ビット及び下位４ビットには通話情報Ａ，
Ｂが、収容端子位置３の上位４ビットには通話情報Ｅ
が、そして収容端子位置４の下位４ビットには通話情報
Ｈが挿入されている。これら収容端子位置１、３、４に
挿入されている通話情報Ａ，Ｂ，Ｅ，Ｈが、出ハイウェ
イ４２における時間軸上のフレーム収容端子位置１の上
位４ビットに通話情報Ｈ、そしてその下位４ビットに通
話情報Ｅをスイッチングさせ、出ハイウェイ４２におけ
る時間軸上の収容端子位置３の上位４ビットに通話情報
Ｂがスイッチングされ、そして出ハイウェイ４２におけ
る時間軸上の収容端子位置４の下位４ビットに通話情報
Ａをスイッチングさせる必要がある。

【００３９】このスイッチングを生ぜしめるのに必要な
ＥＣＭ有効指示メモリ３５に格納される拡張ＣＭ有効ビ
ット、並びに制御メモリ３６に格納される最上位ビット
を上位／下位選択指示ビット（〔課題を解決するための
手段〕の項の上位／下位選択情報）とする読み出しアド
レス、及びＥＣＭ３７に格納される最上位ビットを上位
／下位選択指示ビット（〔課題を解決するための手段〕
の項の上位／下位選択情報）とする読み出しアドレス
は、既に対応する呼の発生に応答して前述のＣＰＵの制
御の下に図３に示すような値として書き込まれているも
のとする。

【００４０】この書き込み制御に用いられる交換制御プ
ログラムの作成法自体に本発明の要部はなく、公知の技
法に従って作成されて図示しない主記憶装置に予め格納
されており、その交換制御プログラムは、前述のような
呼の発生に応答して所要のデータ、例えば、図３に示す
ような各データを各メモリに格納する処理を行なうに過
ぎない。

【００４１】さて、前述のような各メモリ、即ちＥＣＭ
有効指示メモリ３５、ＣＭ３６、及びＥＣＭ３７への書
き込みが完了した状態において、入ハイウェイ３０から
図３の参照番号１００で示すような各入力フレームが順
次に入力されて来ると、次のような処理が順次に取られ
て行く。なお、図３に示す入力フレームに付された時間
軸上の収容端子位置１，２，３，４，５は、又これら収
容端子位置と時間的に対応してデータが読み出され、又
は書き込まれる関係に立つ時分割スイッチ回路３３₀、
時分割スイッチ回路３３₁、ＥＣＭ有効指示メモリ３
５、制御メモリ３６、及びＥＣＭ３７の各々のメモリ位
置にも、同一参照番号１，２，３，４，５を付して以下
の説明の便に供する。

【００４２】入力されてくる各フレームは、図３の１０
１で示すように、フレーム生成回路３１のフレーム情報
(a) に従って切り替えられる書き込み制御回路３２を経
て時分割スイッチ回路３３₀、又は時分割スイッチ回路
３３₁へ入力されて書き込まれる。即ち、フレーム生成
回路３１からフレーム情報“０”（図６の（ａ）参照）
が出力されている場合には時分割スイッチ回路３３₀に
書き込まれ、前記フレーム情報“１”が出力されている
場合は、時分割スイッチ回路３３₁に書き込まれる。

【００４３】そして、時分割スイッチ回路３３₀及び３
３₁に書き込まれた情報の時間軸上の読み出しタイミン
グ１（収容端子位置１に対応する）での読み出しについ
て説明すると、制御メモリ３６から読み出される上位／
下位選択指示ビットは図３の１０３で示すように下位を
示す“１”であり、又読み出しアドレスは図３の１０３
で示すように“４”であるから、時分割スイッチ回路３
３₀から読み出されて来る下位４ビット：Ｈは、下位４
ビット読み出しを指示する上位／下位選択指示ビット
“１”（表２の参照）の供給を受けているHigh/Low選
択回路４０₀を経て出力され、そしてフレーム生成回路
３１からフレーム情報“１”（表４の参照）の供給、
及びＥＣＭ有効指示メモリ３５から拡張ＣＭ有効ビット
“１”（表４の参照）を受けているフレーム選択回路
High ４１Ｈを経て出ハイウェイ４２上の上位４ビット
に送出される（図３の１０５参照）。

【００４４】同様に、ＥＣＭ３７から読み出される上位
／下位選択指示ビットは図３の１０４で示すように上位
を示す“０”であり、又読み出しアドレスは“３”であ
るから、前記時間軸上の読み出しタイミング１（収容端
子位置１に対応する。）の読み出し時刻に、時分割スイ
ッチ回路３３₁から読み出されて来る上位４ビット：Ｅ
は、上位４ビット読み出しを指示する上位／下位選択指
示ビット“０”（表２の参照）の供給を受けているHi
gh/Low選択回路４０₁を経て出力され、そしてフレーム
生成回路３１からフレーム情報“１”（表４の参照）
の供給、及びＥＣＭ有効指示メモリ３５から拡張ＣＭ有
効ビット“１”（表５の参照）の供給を受けているフ
レーム選択回路Low ４１Ｌを経て出力される。

【００４５】かくして、出ハイウェイ４２での時間軸上
の収容端子位置１には、その上位４ビットとしてＨが、
又下位４ビットとしてＥが挿入される。時間軸上の読み
出しタイミング３（収容端子位置３に対応する。）で、
読み出しタイミング１と同様な読み出しが行われる。即
ち、読み出しタイミング３の読み出し時刻に、時分割ス
イッチ回路３３₀から読み出される下位４ビット：Ｂ
は、High/Low選択回路４０₀、そしてフレーム選択回路
Low ４１Ｌを経て出ハイウェイ４２上へ送出される。

【００４６】又読み出しタイミング４（収容端子位置４
に対応する。）で、読み出しタイミング１と同様な読み
出しが行われる。即ち、読み出しタイミング４の読み出
し時刻に、時分割スイッチ回路３３₁から読み出される
上位４ビット：Ａは、High/Low選択回路４０₁、そして
フレーム選択回路High ４１Ｈを経て出ハイウェイ４２
上へ送出される（図２の１０５参照）。

【００４７】前述したところに従って、時間軸上の収容
端子位置１Highと収容端子位置４Low との間での通話、
及び時間軸上の収容端子位置１Low と収容端子位置３Hi
ghとの間での通話状態を纏めて示したタイムチャート
が、図６である。

【００４８】又、前述のような３２Kbpsでの交換処理を
行なう条件を表１について説明したように、呼の発生に
応答してＥＣＭ有効指示メモリ３５に“０”（表１の
参照）を設定すれば、通話路スイッチの交換機能を６４
Kbpsでの交換処理に戻すことが出来る。

【００４９】

【発明の効果】以上説明したように本発明によれば、基
本交換単位の通話路スイッチにおいて、その基本交換単
位通信情報の上半分通信情報、及び下半分通信情報を通
話路スイッチ内のいずれかのメモリから読み出すかとい
う制御を用いるようにしたので、前記基本交換単位の通
話路スイッチの基本部分を崩さずに、その通話路スイッ
チ内に前記基本交換単位での通信速度の半分の通信速度
についての交換処理系を構築することが出来る。

【図面の簡単な説明】

【図１】請求項１に係わる発明の原理ブロック図であ
る。

【図２】請求項2 に係わる発明の原理ブロック図であ
る。

【図３】請求項１及び請求項２に係わる発明の原理説明
図である。

【図４】請求項１及び請求項２に係わる発明を実施する
時分割交換システムの構成図である。

【図５】請求項１及び請求項２に係わる発明の一実施例
を示す図である。

【図６】図５に示す実施例のタイムチャートを示す図で
ある。

【図７】従来の通話路スイッチの構成図である。

【図８】二面で時分割スイッチ回路を構成する場合のタ
イムチャートを示す図である。

【図９】一面で時分割スイッチ回路を構成する場合のタ
イムチャートを示す図である。

【符号の説明】

１，２シーケンシャルライト−ランダムリード形式の
時分割スイッチ回路３制御メモリ４拡張制御メモリ５拡張制御メモリ有効指示メモリ６偶数番面選択回路７奇数番面選択回路８選択回路１０偶数番面上位／下位選択回路１１奇数番面上位／下位選択回路１２フレーム上位半分情報選択回路１３フレーム下位半分情報選択回路３３_0,３３₁ シーケンシャルライト−ランダムリード
形式の時分割スイッチ回路３５拡張ＣＭ有効表示メモリ３６制御メモリ３７拡張制御メモリ３８，３９アドレス選択回路４０_0,４０₁ High/Low選択回路４１Ｌフレーム選択回路Low ４１Ｈフレーム選択回路High

Claims

【特許請求の範囲】

【請求項１】入ハイウェイの交換基本単位の通信情報
をフレーム情報に応答して２枚の面で構成されるシーケ
ンシャルライト−ランダムリード形式の時分割スイッチ
回路（１，２）のうちの対応する時分割スイッチ回路へ
入力する時分割交換における通話路スイッチにおいて、交換基本単位の通信情報の上位／下位選択情報、及び読
み出しアドレスを対形式で格納し、出ハイウェイへの出
力時刻に出力する制御メモリ（３）と、交換基本単位の通信情報の上位／下位選択情報、及び読
み出しアドレスを対形式で格納し、出ハイウェイへの出
力時刻に出力する拡張制御メモリ（４）と、拡張制御メモリ有効情報を格納する拡張制御メモリ有効
指示メモリ（５）と、前記制御メモリ（３）、及び拡張制御メモリ（４）に接
続され、前記フレーム情報に応答して偶数番面について
の前記対形式の両情報を選択して偶数番面時分割スイッ
チ回路（１）へ供給する偶数番面選択回路（６）と、前記制御メモリ（３）、及び拡張制御メモリ（４）に接
続され、前記フレーム情報に応答して奇数番面について
の前記対形式の両情報を選択して奇数番面時分割スイッ
チ回路（２）へ供給する奇数番面選択回路（７）と、前記フレーム情報、前記偶数番面選択回路（６）及び奇
数番面選択回路（７）から読み出された上位／下位選択
情報、並びに拡張制御メモリ有効指示メモリ（５）から
読み出された前記拡張制御メモリ有効情報に応答して前
記偶数番面時分割スイッチ回路（１）の上位半分情報、
及び下位半分情報、並びに奇数番面時分割スイッチ回路
（２）の上位半分情報、及び下位半分情報のうちの上位
半分情報、及び下位半分情報を択一的に出力する選択回
路（８）とを設けたことを特徴とする時分割通話路スイ
ッチ。
【請求項２】請求項１記載の時分割通話路スイッチに
おいて、選択回路（８）は、偶数番面時分割スイッチ回
路（１）の上位半分情報出力、及び下位半分情報出力へ
接続され、偶数番面選択回路（６）から出力される上位
／下位選択情報に応答して偶数番面時分割スイッチ回路
（１）から出力される上位半分情報、又は下位半分情報
を択一的に出力する偶数番面上位／下位選択回路（１
０）と、奇数番面時分割スイッチ回路（２）の上位半分情報出
力、及び下位半分情報出力へ接続され、奇数番面選択回
路（７）から出力される上位／下位選択情報に応答して
奇数番面時分割スイッチ回路（２）から出力される上位
半分情報、又は下位半分情報を択一的に出力する奇数番
面上位／下位選択回路（１１）と、偶数番面時分割スイッチ回路（１）の上位半分情報出
力、及び奇数番面時分割スイッチ回路（２）の上位半分
情報出力、並びに偶数番面上位／下位選択回路（１
０）、及び奇数番面上位／下位選択回路（１１）の出力
に接続され、フレーム情報及び拡張制御メモリ有効指示
メモリ（５）から読み出された拡張制御メモリ有効情報
に応答して上位半分情報を出力するフレーム上位半分情
報選択回路（１２）と、偶数番面時分割スイッチ回路の下位半分情報出力、及び
奇数番面時分割スイッチ回路の下位半分情報出力、並び
に偶数番面上位／下位選択回路（１０）、及び奇数番面
上位／下位選択回路（１１）の出力に接続され、前記フ
レーム情報及び拡張制御メモリ有効指示メモリ（５）か
ら読み出された前記拡張制御メモリ有効情報に応答して
下位半分情報を出力するフレーム下位半分情報選択回路
（１３）とからなることを特徴とする時分割通話路スイ
ッチ。