JPH0515084B2 - - Google Patents
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- JPH0515084B2 JPH0515084B2 JP15496783A JP15496783A JPH0515084B2 JP H0515084 B2 JPH0515084 B2 JP H0515084B2 JP 15496783 A JP15496783 A JP 15496783A JP 15496783 A JP15496783 A JP 15496783A JP H0515084 B2 JPH0515084 B2 JP H0515084B2
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- JP
- Japan
- Prior art keywords
- circuit
- resistor
- emitter
- attenuation
- transistor
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Links
- 238000010586 diagram Methods 0.000 description 14
- 238000013016 damping Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
Landscapes
- Networks Using Active Elements (AREA)
- Control Of Amplification And Gain Control (AREA)
- Attenuators (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は減衰回路に係り、特に非線形要素を取
り去り低歪な回路構成とした減衰回路に関する。
り去り低歪な回路構成とした減衰回路に関する。
［発明の技術的背景とその問題点］
一般に、減衰回路は抵抗による分圧回路が使用
されている。従来の減衰回路は、第１図に示すよ
うにベースを信号入力端１としコレクタが直流電
源に接続されエミツタが分圧抵抗R1，R2を介し
てアースされるエミツタフオロワー回路で構成さ
れ、抵抗R1とR2の接続点を信号出力端２として
いる。この回路を出力側から見た等価回路は、エ
ミツタフオロワーの出力インピーダンスをhibと
すると、第２図に示すように信号入力端１とアー
ス間にインピーダンスhib、抵抗R1，R2が直列接
続された構成となり、信号入力端１に供給される
入力信号VINは分圧されて信号出力端２より出力
信号VOUTとして取り出される。この場合、減衰
率Ｇは、 Ｇ＝R2／（R1＋R2＋hib） ……(1) で与えられる。(1)式に示す出力インピーダンス
hibは非線形項であり、この出力インピーダンス
hibの非線形性により出力信号VOUTに歪を生じる。
されている。従来の減衰回路は、第１図に示すよ
うにベースを信号入力端１としコレクタが直流電
源に接続されエミツタが分圧抵抗R1，R2を介し
てアースされるエミツタフオロワー回路で構成さ
れ、抵抗R1とR2の接続点を信号出力端２として
いる。この回路を出力側から見た等価回路は、エ
ミツタフオロワーの出力インピーダンスをhibと
すると、第２図に示すように信号入力端１とアー
ス間にインピーダンスhib、抵抗R1，R2が直列接
続された構成となり、信号入力端１に供給される
入力信号VINは分圧されて信号出力端２より出力
信号VOUTとして取り出される。この場合、減衰
率Ｇは、 Ｇ＝R2／（R1＋R2＋hib） ……(1) で与えられる。(1)式に示す出力インピーダンス
hibは非線形項であり、この出力インピーダンス
hibの非線形性により出力信号VOUTに歪を生じる。
この歪を小さくするには、エミツタフオロワー
の出力インピーダンスhibを分圧抵抗R1，R2に比
べて十分小さくする必要がある。このため、第３
図に示すような回路構成が考えられる。第３図で
は、ベースが信号入力端１に接続されコレクタが
直流電源VCCに接続されるトランジスタQ1のエミ
ツタに定電流源I1を接続する一方トランジスタQ1
のエミツタを分圧抵抗R1，R2を介してアースし、
抵抗R1，R2の接続点を信号出力端２とする。こ
こで、エミツタフオロワーの出力インピーダンス
をhib、直流エミツタ電流をIeとすると、 hib（VT／Ie） ……(2) で与えられる。VTはVT＝kT／ｑで定義される。
但し、Ｔは絶対温度、ｋはボルツマン定数、ｑは
電子の電荷である。したがつて、 VT／Ie≪R1＋R2 ……(3) ならば、出力インピーダンスhibを分圧抵抗R1，
R2に比べて十分小さくすることができ、非線形
性による歪を小さくすることができる。
の出力インピーダンスhibを分圧抵抗R1，R2に比
べて十分小さくする必要がある。このため、第３
図に示すような回路構成が考えられる。第３図で
は、ベースが信号入力端１に接続されコレクタが
直流電源VCCに接続されるトランジスタQ1のエミ
ツタに定電流源I1を接続する一方トランジスタQ1
のエミツタを分圧抵抗R1，R2を介してアースし、
抵抗R1，R2の接続点を信号出力端２とする。こ
こで、エミツタフオロワーの出力インピーダンス
をhib、直流エミツタ電流をIeとすると、 hib（VT／Ie） ……(2) で与えられる。VTはVT＝kT／ｑで定義される。
但し、Ｔは絶対温度、ｋはボルツマン定数、ｑは
電子の電荷である。したがつて、 VT／Ie≪R1＋R2 ……(3) ならば、出力インピーダンスhibを分圧抵抗R1，
R2に比べて十分小さくすることができ、非線形
性による歪を小さくすることができる。
(3)式が成り立つためには、エミツタフオロワー
に多大な直流電流Ieを流すか、又は分圧抵抗R1
＋R2に高抵抗にするかすればよい。
に多大な直流電流Ieを流すか、又は分圧抵抗R1
＋R2に高抵抗にするかすればよい。
しかしながら、第３図に示すような回路で、多
大な直流電流Ieを流すことは消費電力が増大する
ことになり低消費電力化が必要な回路には不適当
であり、また分圧抵抗R1＋R2を高抵抗とするこ
とは高域周波数特性を悪化させるという欠点があ
る。
大な直流電流Ieを流すことは消費電力が増大する
ことになり低消費電力化が必要な回路には不適当
であり、また分圧抵抗R1＋R2を高抵抗とするこ
とは高域周波数特性を悪化させるという欠点があ
る。
［発明の目的］
本発明は上述した点に鑑み、従来のエミツタフ
オロワーによる減衰回路においてその出力インピ
ーダンスの非線形性により歪が生ずるのを防止す
ることができ、しかも多大な直流電流を流すこと
なく低消費電力とすることができ、かつ分圧抵抗
を大きくし周波数特性を悪化させることのない減
衰回路を提供することを目的としている。
オロワーによる減衰回路においてその出力インピ
ーダンスの非線形性により歪が生ずるのを防止す
ることができ、しかも多大な直流電流を流すこと
なく低消費電力とすることができ、かつ分圧抵抗
を大きくし周波数特性を悪化させることのない減
衰回路を提供することを目的としている。
［発明の概要］
本発明の減衰回路は、コレクタに第１の直流電
源が接続されるNPN型トランジスタのエミツタ
と、コレクタがアースされるPNP型トランジス
タのエミツタとの間に、第１，第２の分圧抵抗を
直列接続し、前記NPN型トランジスタのベース
を信号入力端とし、前記PNP型トランジスタの
ベースに第２の直流電源を接続するか（又は第２
の信号入力端とするか）し、前記第１，第２の分
圧抵抗の接続点を信号出力端とするように構成す
るものである。
源が接続されるNPN型トランジスタのエミツタ
と、コレクタがアースされるPNP型トランジス
タのエミツタとの間に、第１，第２の分圧抵抗を
直列接続し、前記NPN型トランジスタのベース
を信号入力端とし、前記PNP型トランジスタの
ベースに第２の直流電源を接続するか（又は第２
の信号入力端とするか）し、前記第１，第２の分
圧抵抗の接続点を信号出力端とするように構成す
るものである。
［発明の実施例］
以下、図面に基づいて本発明の実施例について
説明する。
説明する。
第４図は本発明に係る減衰回路の一実施例を示
す回路図であり、第５図はその出力側から見た等
価回路図である。
す回路図であり、第５図はその出力側から見た等
価回路図である。
第４図に示すように、減衰回路はNPN型トラ
ンジスタQ1と、PNP型トランジスタQ2と、トラ
ンジスタQ1，Q2間に配設される分圧抵抗R1，R2
とを組み合わせて構成されている。NPN型トラ
ンジスタQ1のベースを信号入力端１として入力
信号VINを供給するようにし、そのコレクタは直
流電源VCCに接続され、そのエミツタは分圧抵抗
R1，R2の直列回路に接続され、この直列回路は
PNP型トランジスタQ2のエミツタに接続され、
そのコレクタはアースされ、そのベースは直流電
源VBに接続されている。そして、抵抗R1とR2の
接続点を信号出力端２として出力信号VOUTを取
り出している。
ンジスタQ1と、PNP型トランジスタQ2と、トラ
ンジスタQ1，Q2間に配設される分圧抵抗R1，R2
とを組み合わせて構成されている。NPN型トラ
ンジスタQ1のベースを信号入力端１として入力
信号VINを供給するようにし、そのコレクタは直
流電源VCCに接続され、そのエミツタは分圧抵抗
R1，R2の直列回路に接続され、この直列回路は
PNP型トランジスタQ2のエミツタに接続され、
そのコレクタはアースされ、そのベースは直流電
源VBに接続されている。そして、抵抗R1とR2の
接続点を信号出力端２として出力信号VOUTを取
り出している。
このような構成では、NPN型トランジスタ
Q1、PNP型トランジスタQ2の各出力インピーダ
ンスをhib1，hib2とすると、出力側から見た等価回
路は第５図に示すようになり、この回路の減衰率
Ｇは、 Ｇ＝（R2＋hib2）／ （R1＋R2＋hib1＋hib2） ……(4) で与えられる。上式において、hib1，hib2は非線形
項であるが、トランジスタQ1とQ2のエミツタ電
流は等しいのでhib1hib2であり、R1＝R2とする
と、Ｇ＝１／２となる。したがつて、第４図の回
路でR1＝R2の場合、減衰率は２つの非線形イン
ピーダンスhib1，hib2に関係なく−6dBとなり、こ
の減衰率において非線形性の歪は打ち消される。
Q1、PNP型トランジスタQ2の各出力インピーダ
ンスをhib1，hib2とすると、出力側から見た等価回
路は第５図に示すようになり、この回路の減衰率
Ｇは、 Ｇ＝（R2＋hib2）／ （R1＋R2＋hib1＋hib2） ……(4) で与えられる。上式において、hib1，hib2は非線形
項であるが、トランジスタQ1とQ2のエミツタ電
流は等しいのでhib1hib2であり、R1＝R2とする
と、Ｇ＝１／２となる。したがつて、第４図の回
路でR1＝R2の場合、減衰率は２つの非線形イン
ピーダンスhib1，hib2に関係なく−6dBとなり、こ
の減衰率において非線形性の歪は打ち消される。
第６図は本発明の他の実施例を示す回路図であ
る。
る。
第６図に示す減衰回路は、第４図に示した回路
に抵抗R3とPNP型トランジスタQ3を加えた回路
構成であり、第４図に示した回路におけるNPN
型トランジスタQ1のエミツタに分圧抵抗R1，R2
と並列に抵抗R3の一端を接続し、抵抗R3のもう
一端をPNP型トランジスタQ3のエミツタに接続
し、そのコレクタをアースし、ベースはPNP型
トランジスタQ2のベースと共に直流電源VBに接
続している。
に抵抗R3とPNP型トランジスタQ3を加えた回路
構成であり、第４図に示した回路におけるNPN
型トランジスタQ1のエミツタに分圧抵抗R1，R2
と並列に抵抗R3の一端を接続し、抵抗R3のもう
一端をPNP型トランジスタQ3のエミツタに接続
し、そのコレクタをアースし、ベースはPNP型
トランジスタQ2のベースと共に直流電源VBに接
続している。
このような構成では、NPN型トランジスタ
Q1、PNP型トランジスタQ2の各出力インピーダ
ンスをhib1，hib2とすると、この回路の減衰率Ｇ
は、前記(4)式と同様に、 Ｇ＝（R2＋hib2）／ （R1＋R2＋hib1＋hib2） で与えられる。上式において、R2／R1＝hib2／
hib1とすれば、Ｇ＝R2／（R1＋R2）となる。した
がつて、減衰率Ｇは、分圧抵抗比とトランジスタ
Q1，Q2の出力インピーダンス比即ち各トランジ
スタQ1，Q2のエミツタ電流比を適切に設定する
ことにより非線形インピーダンスhib1，hib2に関係
なく抵抗R1，R2の値のみによつて任意の値をと
ることができ、その減衰率において非線形性の歪
は打ち消される。但し、設定される減衰率Ｇは1/
２より大きく１より小さい値が適当である。なお、
この場合、トランジスタQ1，Q2のエミツタ電流
を夫々Ie1，Ie2とすると、｛R3（R1＋R2）｝／
（R1＋R2）＝R1／R2ならば、Ie1／Ie2R2／R1と
なり、hib2／hib1R2／R1となる。但し、R3
（R1＋R2）は直列抵抗（R1＋R2）と抵抗R3と
の並列合成抵抗値である。
Q1、PNP型トランジスタQ2の各出力インピーダ
ンスをhib1，hib2とすると、この回路の減衰率Ｇ
は、前記(4)式と同様に、 Ｇ＝（R2＋hib2）／ （R1＋R2＋hib1＋hib2） で与えられる。上式において、R2／R1＝hib2／
hib1とすれば、Ｇ＝R2／（R1＋R2）となる。した
がつて、減衰率Ｇは、分圧抵抗比とトランジスタ
Q1，Q2の出力インピーダンス比即ち各トランジ
スタQ1，Q2のエミツタ電流比を適切に設定する
ことにより非線形インピーダンスhib1，hib2に関係
なく抵抗R1，R2の値のみによつて任意の値をと
ることができ、その減衰率において非線形性の歪
は打ち消される。但し、設定される減衰率Ｇは1/
２より大きく１より小さい値が適当である。なお、
この場合、トランジスタQ1，Q2のエミツタ電流
を夫々Ie1，Ie2とすると、｛R3（R1＋R2）｝／
（R1＋R2）＝R1／R2ならば、Ie1／Ie2R2／R1と
なり、hib2／hib1R2／R1となる。但し、R3
（R1＋R2）は直列抵抗（R1＋R2）と抵抗R3と
の並列合成抵抗値である。
第７図は本発明のさらに他の実施例を示す回路
図である。
図である。
第７図に示す減衰回路は、第４図に示した回路
にNPN型トランジスタQ3と抵抗R3を加えた回路
構成であり、第４図に示した回路におけるNPN
型トランジスタQ1のコレクタを共通コレクタと
しベースを共通ベースとするNPN型トランジス
タQ3を配設し、そのエミツタに抵抗R3の一端を
接続し、抵抗R3のもう一端を分圧抵抗R1，R2と
並列となるようにPNP型トランジスタQ2のエミ
ツタに接続している。
にNPN型トランジスタQ3と抵抗R3を加えた回路
構成であり、第４図に示した回路におけるNPN
型トランジスタQ1のコレクタを共通コレクタと
しベースを共通ベースとするNPN型トランジス
タQ3を配設し、そのエミツタに抵抗R3の一端を
接続し、抵抗R3のもう一端を分圧抵抗R1，R2と
並列となるようにPNP型トランジスタQ2のエミ
ツタに接続している。
このような構成では、NPN型トランジスタ
Q1、PNP型トランジスタQ2の各出力インピーダ
ンスをhib1，hib2とすると、この回路の減衰率Ｇ
は、前記(4)式と同様に、 Ｇ＝（R2＋hib2）／（R1＋R2＋hib1＋hib2） で与えられる。上式において、R2／R1＝hib2／
hib1とすればＧ＝R2／（R1＋R2）となる。したが
つて、減衰率Ｇは、分圧抵抗比とトランジスタ
Q1，Q2の出力インピーダンス比即ち各トランジ
スタQ1，Q2のエミツタ電流比を適切に設定する
ことにより非線形インピーダンスhib1，hib2に関係
なく抵抗R1，R2の値のみによつて任意の値をと
ることができ、その減衰率において非線形性の歪
は打ち消される。但し、設定される減衰率Ｇは０
より大きく1/2より小さい値が適当である。なお、
この場合も、トランジスタQ1，Q2のエミツタ電
流を夫々Ie1，Ie2とすると、｛R3（R1＋R2）｝／
（R1＋R2）＝R1／R2ならば、Ie1／Ie2R2／R1と
なり、hib2／hib1R2／R1となる。但し、R3
（R1＋R2）は直列抵抗（R1＋R2）と抵抗R3と
の並列合成抵抗値である。
Q1、PNP型トランジスタQ2の各出力インピーダ
ンスをhib1，hib2とすると、この回路の減衰率Ｇ
は、前記(4)式と同様に、 Ｇ＝（R2＋hib2）／（R1＋R2＋hib1＋hib2） で与えられる。上式において、R2／R1＝hib2／
hib1とすればＧ＝R2／（R1＋R2）となる。したが
つて、減衰率Ｇは、分圧抵抗比とトランジスタ
Q1，Q2の出力インピーダンス比即ち各トランジ
スタQ1，Q2のエミツタ電流比を適切に設定する
ことにより非線形インピーダンスhib1，hib2に関係
なく抵抗R1，R2の値のみによつて任意の値をと
ることができ、その減衰率において非線形性の歪
は打ち消される。但し、設定される減衰率Ｇは０
より大きく1/2より小さい値が適当である。なお、
この場合も、トランジスタQ1，Q2のエミツタ電
流を夫々Ie1，Ie2とすると、｛R3（R1＋R2）｝／
（R1＋R2）＝R1／R2ならば、Ie1／Ie2R2／R1と
なり、hib2／hib1R2／R1となる。但し、R3
（R1＋R2）は直列抵抗（R1＋R2）と抵抗R3と
の並列合成抵抗値である。
第８図乃至第１０図は夫々第４図、第６図、第
７図に示した回路の直流電源VBを取り去つて第
２の信号入力端３を設け、２つの入力信号VIN1，
VIN2を加算して出力するようにした回路構成であ
る。このように構成することによつて、低歪の２
入力型加算器を実現することができる。
７図に示した回路の直流電源VBを取り去つて第
２の信号入力端３を設け、２つの入力信号VIN1，
VIN2を加算して出力するようにした回路構成であ
る。このように構成することによつて、低歪の２
入力型加算器を実現することができる。
［発明の効果］
以上述べたように本発明によれば、直列接続さ
れた分圧抵抗の両端にNPN型トランジスタと
PNP型トランジスタを配設し、両方の分圧抵抗
の端部に非線形インピーダンスを持たせ、２つの
非線形インピーダンスに関係なく減衰率が設定さ
れるようにしたので、出力インピーダンスの非線
形性に基づいた歪を防止することができ、しかも
多大な直流電流を流すことなく低消費電力の回路
を構成でき、また非線形インピーダンスに対して
分圧抵抗を大きくする必要もなく周波数特性も良
好な減衰回路を実現することができる。
れた分圧抵抗の両端にNPN型トランジスタと
PNP型トランジスタを配設し、両方の分圧抵抗
の端部に非線形インピーダンスを持たせ、２つの
非線形インピーダンスに関係なく減衰率が設定さ
れるようにしたので、出力インピーダンスの非線
形性に基づいた歪を防止することができ、しかも
多大な直流電流を流すことなく低消費電力の回路
を構成でき、また非線形インピーダンスに対して
分圧抵抗を大きくする必要もなく周波数特性も良
好な減衰回路を実現することができる。
第１図は従来の減衰回路を示す回路図、第２図
は第１図の回路を出力側から見た等価回路図、第
３図は他の従来例を示す回路図、第４図は本発明
に係る減衰回路の一実施例を示す回路図、第５図
は第４図の回路を出力側から見た等価回路図、第
６図は本発明の他の実施例を示す回路図、第７図
は本発明のさらに他の実施例を示す回路図、第８
図は第４図の回路を２入力型とした回路図、第９
図は第６図の回路を２入力型とした回路図、第１
０図は第７図の回路を２入力型とした回路図であ
る。 １，３……信号入力端、２……信号出力端、
VCC……第１の直流電源、VB……第２の直流電
源、Q1……NPN型トランジスタ、Q2……PNP型
トランジスタ、R1……第１の抵抗、R2……第２
の抵抗。
は第１図の回路を出力側から見た等価回路図、第
３図は他の従来例を示す回路図、第４図は本発明
に係る減衰回路の一実施例を示す回路図、第５図
は第４図の回路を出力側から見た等価回路図、第
６図は本発明の他の実施例を示す回路図、第７図
は本発明のさらに他の実施例を示す回路図、第８
図は第４図の回路を２入力型とした回路図、第９
図は第６図の回路を２入力型とした回路図、第１
０図は第７図の回路を２入力型とした回路図であ
る。 １，３……信号入力端、２……信号出力端、
VCC……第１の直流電源、VB……第２の直流電
源、Q1……NPN型トランジスタ、Q2……PNP型
トランジスタ、R1……第１の抵抗、R2……第２
の抵抗。
Claims (1)
- １ ベースを信号入力端としコレクタが第１の直
流電源に接続されエミツタが第１の抵抗に接続さ
れたNPN型トランジスタと、エミツタが第２の
抵抗を介して前記第１の抵抗に直列接続されベー
スが第１の直流電源に接続されコレクタが接地さ
れたPNP型トランジスタとを具備し、前記第１
の抵抗と第２の抵抗との接続点を信号出力端とす
ると共に、前記第２及び第１の抵抗の抵抗値の比
を前記PNP型及びNPN型トランジスタの出力イ
ンピーダンスの比に等しくするよう構成したこと
を特徴とする減衰回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15496783A JPS6047509A (ja) | 1983-08-26 | 1983-08-26 | 減衰回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15496783A JPS6047509A (ja) | 1983-08-26 | 1983-08-26 | 減衰回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047509A JPS6047509A (ja) | 1985-03-14 |
| JPH0515084B2 true JPH0515084B2 (ja) | 1993-02-26 |
Family
ID=15595807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15496783A Granted JPS6047509A (ja) | 1983-08-26 | 1983-08-26 | 減衰回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047509A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018011281A (ja) * | 2016-07-11 | 2018-01-18 | 正仁 櫨田 | 聴感上、リニアに聞こえる、機械的駆動部分の無いボリューム回路 |
-
1983
- 1983-08-26 JP JP15496783A patent/JPS6047509A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6047509A (ja) | 1985-03-14 |
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