JPS6047509A - 減衰回路 - Google Patents
減衰回路Info
- Publication number
- JPS6047509A JPS6047509A JP15496783A JP15496783A JPS6047509A JP S6047509 A JPS6047509 A JP S6047509A JP 15496783 A JP15496783 A JP 15496783A JP 15496783 A JP15496783 A JP 15496783A JP S6047509 A JPS6047509 A JP S6047509A
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- JP
- Japan
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- circuit
- voltage dividing
- nonlinear
- signal
- resistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
Landscapes
- Attenuators (AREA)
- Networks Using Active Elements (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は減衰回路に係り、特に非線形要素を取り去り低
歪な回路構成とした減衰回路に関する。
歪な回路構成とした減衰回路に関する。
［発明の技術的背景とその問題点］
一般に、減衰回路は抵抗による分圧回路が使用されてい
る。従来の減衰回路は、第１図に示すようにベースを信
号入力端１としコレクタが直流電源に接続されエミッタ
が分圧抵抗Ｒ＋ 、Ｒ２を介してアースされるエミッタ
フォロワー回路で構成され、抵抗Ｒ１とＲ２の接続点を
信号出力端２としている。この回路を出力側から見た等
何回路は、エミッタフォロワーの出力インピーダンスを
一１’ｊ ｌｂとすると、第２図に示すように信号入力
端１とアース間にインピーダンスａｉｂ、抵抗Ｒ＋ 、
Ｒ２が直列接続された構成となり、信号入力端１に供給
される入力信号ＶＩＮは分圧されて信号出力端２より出
力信号ＶＯＩＪＴとして取り出される。この場合、減衰
率Ｇは、 Ｇ＝Ｒ２／ （Ｒ１＋Ｒ２＋ｄＬｂ） ・・・（１）で
与えられる。（１）式に示す出力インピーダンスＡ Ｌ
ｂは非線形項であり、この出力インピーダンスｉｌｂの
非線形性により出力信号ＶＯＬＩＴに歪を生じる。
る。従来の減衰回路は、第１図に示すようにベースを信
号入力端１としコレクタが直流電源に接続されエミッタ
が分圧抵抗Ｒ＋ 、Ｒ２を介してアースされるエミッタ
フォロワー回路で構成され、抵抗Ｒ１とＲ２の接続点を
信号出力端２としている。この回路を出力側から見た等
何回路は、エミッタフォロワーの出力インピーダンスを
一１’ｊ ｌｂとすると、第２図に示すように信号入力
端１とアース間にインピーダンスａｉｂ、抵抗Ｒ＋ 、
Ｒ２が直列接続された構成となり、信号入力端１に供給
される入力信号ＶＩＮは分圧されて信号出力端２より出
力信号ＶＯＩＪＴとして取り出される。この場合、減衰
率Ｇは、 Ｇ＝Ｒ２／ （Ｒ１＋Ｒ２＋ｄＬｂ） ・・・（１）で
与えられる。（１）式に示す出力インピーダンスＡ Ｌ
ｂは非線形項であり、この出力インピーダンスｉｌｂの
非線形性により出力信号ＶＯＬＩＴに歪を生じる。
この歪を小さくするには、エミッタフォロワーの出力イ
ンピーダンス−Ｉｔ Ｌｂを分圧抵抗Ｒ＋ 、Ｒ２に比
べて十分小さくする必要がある。このため、第３図に示
すような回路構成が考えられる。第３図では、ベースが
信号入力端１に接続されコレクタが直流電源Ｖｃｃに接
続される１〜ランジスタＱ１のエミッタに定電流源１１
を接続する一方トランジスタＱ】のエミッタを分圧抵抗
Ｒ＋ 、Ｒ２を介してアースし、抵抗Ｒ＋ 、Ｒ２の接
続点を信号出力端２とする。ここで、エミッタフォロワ
ーの出力インピーダンスをｄａｂ、直流エミッタ電流を
Ｉｅとすると、 ＡＬｂ−（ＶＴ／ Ｉｅ ） −（２＞で与えられる。
ンピーダンス−Ｉｔ Ｌｂを分圧抵抗Ｒ＋ 、Ｒ２に比
べて十分小さくする必要がある。このため、第３図に示
すような回路構成が考えられる。第３図では、ベースが
信号入力端１に接続されコレクタが直流電源Ｖｃｃに接
続される１〜ランジスタＱ１のエミッタに定電流源１１
を接続する一方トランジスタＱ】のエミッタを分圧抵抗
Ｒ＋ 、Ｒ２を介してアースし、抵抗Ｒ＋ 、Ｒ２の接
続点を信号出力端２とする。ここで、エミッタフォロワ
ーの出力インピーダンスをｄａｂ、直流エミッタ電流を
Ｉｅとすると、 ＡＬｂ−（ＶＴ／ Ｉｅ ） −（２＞で与えられる。
ＶＴはＶｖ ＝、６ｉ Ｔ／￥で定義される。但し、王
は絶対温度、βはボルツマン定数、７は電子の電荷であ
る。したがって、 ＶＴ ／ Ｉｅ ’ＣＲＩ ＋Ｒ２−（３）ならば、出
力インピーダンスｋ Ｌｂを分圧抵抗Ｒ＋。
は絶対温度、βはボルツマン定数、７は電子の電荷であ
る。したがって、 ＶＴ ／ Ｉｅ ’ＣＲＩ ＋Ｒ２−（３）ならば、出
力インピーダンスｋ Ｌｂを分圧抵抗Ｒ＋。
Ｒ２に比べて十分小さくすることができ、非線形性によ
る歪を小さくすることができる。
る歪を小さくすることができる。
〈３）式が成り立つためには、エミッタフォロワーに多
大な直流電流ｌｅを流すか、又は分圧抵抗Ｒ１＋Ｒ２に
高抵抗にするかすればよい。
大な直流電流ｌｅを流すか、又は分圧抵抗Ｒ１＋Ｒ２に
高抵抗にするかすればよい。
しかしながら、第３図に示すような回路で、多大な直流
電流１ｅを流すことは消費電力が増大することになり低
消費電力化が必要な回路には不適当であり、また分圧抵
抗Ｒ１＋Ｒ２を高抵抗とすることは高域周波数特性を悪
化させるという欠点がある。
電流１ｅを流すことは消費電力が増大することになり低
消費電力化が必要な回路には不適当であり、また分圧抵
抗Ｒ１＋Ｒ２を高抵抗とすることは高域周波数特性を悪
化させるという欠点がある。
［発明の目的］
本発明は上述した点に鑑み、従来のエミッタフォロワー
による減衰回路においてその出力インピーダンスの非線
形性により歪が生じるのを防止することができ、しかも
多大な直流電流を流すことなく低消費電力とすることが
でき、かつ分圧抵抗を大きくし周波数特性を悪化させる
ことのない減衰回路を提供することを目的としている。
による減衰回路においてその出力インピーダンスの非線
形性により歪が生じるのを防止することができ、しかも
多大な直流電流を流すことなく低消費電力とすることが
でき、かつ分圧抵抗を大きくし周波数特性を悪化させる
ことのない減衰回路を提供することを目的としている。
［発明の概要］
本発明の減衰回路は、コレクタに第１の直流電源が接続
されるＮＰＮ型トランジスタのエミッタと、コレクタが
アースされるＰＮＰ型トランジスタのエミッタとの間に
、第１．第２の分圧抵抗を直列接続し、前記ＮＰＮ型ト
ランジスタのベースを信号入力端とし、前記ＰＮＰ型ト
ランジスタのベースに第２の直流電源を接続するか（又
は第２の信号入力端とするか）し、前記第１．第２の分
圧抵抗の接続点を信号出力端とするように構成するもの
である。
されるＮＰＮ型トランジスタのエミッタと、コレクタが
アースされるＰＮＰ型トランジスタのエミッタとの間に
、第１．第２の分圧抵抗を直列接続し、前記ＮＰＮ型ト
ランジスタのベースを信号入力端とし、前記ＰＮＰ型ト
ランジスタのベースに第２の直流電源を接続するか（又
は第２の信号入力端とするか）し、前記第１．第２の分
圧抵抗の接続点を信号出力端とするように構成するもの
である。
［発明の実施例］
以下、図面に基づいて本発明の実施例について説明する
。
。
第４図は本発明に係る減衰回路の一実施例を示す回路図
であり、第５図はその出力側から見た等価回路図である
。
であり、第５図はその出力側から見た等価回路図である
。
第４図に示すように、減衰回路はＮＰＮ型トランジスタ
Ｑ１と、ＰＮＰ型トランジスタＱ２と、トランジスタＱ
＋ 、０２間に配設される分圧抵抗Ｒ＋ 、Ｒ２とを組
み合わせて構成されている。ＮＰＮ型トランジスタＱ１
のベースを信号入力端１として入力信号ＶＩＮを供給す
るようにし、そのコレクタは直流電源Ｖｃｃに接続され
、そのエミッタは分圧抵抗Ｒ＋ 、Ｒ２の直列回路に接
続され、この直列回路はＰＮＰ型トランジスタＱ２のエ
ミッタに接続され、そのコレクタはアースされ、その５
− ベースは直流電源Ｖ ｅに接続されている。そして、抵
抗Ｒ１とＲ２の接続点を信号出力端２として出力信号Ｖ
ｎυ■を取り出している。
Ｑ１と、ＰＮＰ型トランジスタＱ２と、トランジスタＱ
＋ 、０２間に配設される分圧抵抗Ｒ＋ 、Ｒ２とを組
み合わせて構成されている。ＮＰＮ型トランジスタＱ１
のベースを信号入力端１として入力信号ＶＩＮを供給す
るようにし、そのコレクタは直流電源Ｖｃｃに接続され
、そのエミッタは分圧抵抗Ｒ＋ 、Ｒ２の直列回路に接
続され、この直列回路はＰＮＰ型トランジスタＱ２のエ
ミッタに接続され、そのコレクタはアースされ、その５
− ベースは直流電源Ｖ ｅに接続されている。そして、抵
抗Ｒ１とＲ２の接続点を信号出力端２として出力信号Ｖ
ｎυ■を取り出している。
このような構成では、ＮＰＮ型トランジスタＱ１、ＰＮ
Ｐ型トランジスタＱ２の各出力インピーダンスをＡ ｊ
、ｂ＋ 、 ｋ （ｂｚとすると、出力側から見た等価
回路は第５図に示すようになり、この回路の減衰率Ｇは
、 Ｇ＝ （Ｒ，！十五Ｌｂ２）／ （Ｒ１＋Ｒ２＋近ｉｂ
ｌ十五Ｌｂｚ） ・・・（４） で与えられる。上式において、ｄＪｂ＋、ｄａｂ２は非
線形項であるが、トランジスタＱ＋ とＱ２のエミッタ
電流は等しいので■Ｌｂ＋”五ｌｂ２であり、Ｒ＋ ＝
Ｒ２とすると、Ｇ＝１／２となる。したがって、第４図
の回路でＲ＋ ＝Ｒ２の場合、減衰率は２つの非線形イ
ンピーダンスｉ’ｔｌｂ＋、ｄａｂ２に関係なく −６
ｄＢとなり、この減衰率において非線形性の歪は打ち消
される。
Ｐ型トランジスタＱ２の各出力インピーダンスをＡ ｊ
、ｂ＋ 、 ｋ （ｂｚとすると、出力側から見た等価
回路は第５図に示すようになり、この回路の減衰率Ｇは
、 Ｇ＝ （Ｒ，！十五Ｌｂ２）／ （Ｒ１＋Ｒ２＋近ｉｂ
ｌ十五Ｌｂｚ） ・・・（４） で与えられる。上式において、ｄＪｂ＋、ｄａｂ２は非
線形項であるが、トランジスタＱ＋ とＱ２のエミッタ
電流は等しいので■Ｌｂ＋”五ｌｂ２であり、Ｒ＋ ＝
Ｒ２とすると、Ｇ＝１／２となる。したがって、第４図
の回路でＲ＋ ＝Ｒ２の場合、減衰率は２つの非線形イ
ンピーダンスｉ’ｔｌｂ＋、ｄａｂ２に関係なく −６
ｄＢとなり、この減衰率において非線形性の歪は打ち消
される。
第６図は本発明の他の実施例を示す回路図である。
６−
第６図に示す減衰回路は、第４図に示した回路に抵抗Ｒ
３どＰＮＰ型トランジスタＱ３を加えた回路構成であり
、第４図に示した回路におけるＮＰＮ型トランジスタＱ
１のエミッタに分圧抵抗Ｒ＋ 、Ｒ２と並列に抵抗Ｒ３
の一端を接続し、抵抗Ｒ３のもう一端をＰＮＰ型トラン
ジスタＱ３のエミッタに接続し、そのコレクタをアース
し、ベースはＰＮＰ型トランジスタＱ２のベースと共に
直流電源Ｖｓに接続している。
３どＰＮＰ型トランジスタＱ３を加えた回路構成であり
、第４図に示した回路におけるＮＰＮ型トランジスタＱ
１のエミッタに分圧抵抗Ｒ＋ 、Ｒ２と並列に抵抗Ｒ３
の一端を接続し、抵抗Ｒ３のもう一端をＰＮＰ型トラン
ジスタＱ３のエミッタに接続し、そのコレクタをアース
し、ベースはＰＮＰ型トランジスタＱ２のベースと共に
直流電源Ｖｓに接続している。
このような構成では、ＮＰＮ型トランジスタＱ＋ 、Ｐ
ＮＰ型トランジスタＱ２の各出力インピーダンスをｄＬ
ｂ＋、４ｉｌ）２とすると、この回路の減衰率Ｇは、前
記（４）式と同様に、 Ｇ＝ （Ｒ２＋ｉ’７ｉｂ ２ ） ／ （Ｒ１＋Ｒ２
＋ｄＬｂ＋＋火１ｂ２） で与えられる。上式において、Ｒ２／ Ｒ＋ ＝ ｋ
１ｔ）２／−ｐＬＬｂ＋ とすれば、Ｇ＝Ｒ２／’（Ｒ
１→−Ｒ２＞となる。したがって、減衰率Ｇは、分圧抵
抗比とトランジスタＱ＋ 、Ｑ２の出力インピーダンス
比即ち各トランジスタＱ＋ 、Ｑ２のエミッタ電流比を
適切に設定することにより非線形インピーダンスＡＬｂ
＋、近Ｌｂ２に関係なく抵抗Ｒ＋ 、Ｒ２の値のみによ
って任意の値をとることができ、その減衰率において非
線形性の歪は打ち消される。但し、設定される減衰率Ｇ
は１／２より大きく１より小さい値が適当である。なお
、この場合、トランジスＱ＋ 、Ｑ２のエミッタ電流を
夫々Ｉｅ＋、Ｉｅ２とすると、（Ｒ３／ （Ｒ１＋Ｒ２
） ） ／ （Ｒ１＋Ｒ２）＝Ｒ１／Ｒ２ならば、Ｉｅ
＋／Ｉｅ２ｙＲ２／Ｒ１となり、−ｐＬＬｌ）２／五Ｌ
ｂ＋ ｙＲ２／ Ｒ＋となる。但し、Ｒ３／ （Ｒ１＋
Ｒ２）は直列抵抗（Ｒ１＋Ｒ２）と抵抗Ｒ３との並列合
成抵抗値である。
ＮＰ型トランジスタＱ２の各出力インピーダンスをｄＬ
ｂ＋、４ｉｌ）２とすると、この回路の減衰率Ｇは、前
記（４）式と同様に、 Ｇ＝ （Ｒ２＋ｉ’７ｉｂ ２ ） ／ （Ｒ１＋Ｒ２
＋ｄＬｂ＋＋火１ｂ２） で与えられる。上式において、Ｒ２／ Ｒ＋ ＝ ｋ
１ｔ）２／−ｐＬＬｂ＋ とすれば、Ｇ＝Ｒ２／’（Ｒ
１→−Ｒ２＞となる。したがって、減衰率Ｇは、分圧抵
抗比とトランジスタＱ＋ 、Ｑ２の出力インピーダンス
比即ち各トランジスタＱ＋ 、Ｑ２のエミッタ電流比を
適切に設定することにより非線形インピーダンスＡＬｂ
＋、近Ｌｂ２に関係なく抵抗Ｒ＋ 、Ｒ２の値のみによ
って任意の値をとることができ、その減衰率において非
線形性の歪は打ち消される。但し、設定される減衰率Ｇ
は１／２より大きく１より小さい値が適当である。なお
、この場合、トランジスＱ＋ 、Ｑ２のエミッタ電流を
夫々Ｉｅ＋、Ｉｅ２とすると、（Ｒ３／ （Ｒ１＋Ｒ２
） ） ／ （Ｒ１＋Ｒ２）＝Ｒ１／Ｒ２ならば、Ｉｅ
＋／Ｉｅ２ｙＲ２／Ｒ１となり、−ｐＬＬｌ）２／五Ｌ
ｂ＋ ｙＲ２／ Ｒ＋となる。但し、Ｒ３／ （Ｒ１＋
Ｒ２）は直列抵抗（Ｒ１＋Ｒ２）と抵抗Ｒ３との並列合
成抵抗値である。
第７図は本発明のさらに他の実施例を示す回路図である
。
。
第７図に示す減衰回路は、第４図に示した回路にＮＰＮ
型トランジスタＱ３と抵抗Ｒ３を加えた回路構成であり
、第４図に示した回路におけるＮＰＮ型トランジスタＱ
１のコレクタを共通コレクタとしベースを共通ベースと
するＮＰＮ型トランジスタＱ３を配設し、そのエミッタ
に抵抗Ｒ３の一端を接続し、抵抗Ｒ３のもう一端を分圧
抵抗Ｒ１、Ｒ２と並列となるようにＰＮＰ型トランジス
タＱ２のエミッタに接続している。
型トランジスタＱ３と抵抗Ｒ３を加えた回路構成であり
、第４図に示した回路におけるＮＰＮ型トランジスタＱ
１のコレクタを共通コレクタとしベースを共通ベースと
するＮＰＮ型トランジスタＱ３を配設し、そのエミッタ
に抵抗Ｒ３の一端を接続し、抵抗Ｒ３のもう一端を分圧
抵抗Ｒ１、Ｒ２と並列となるようにＰＮＰ型トランジス
タＱ２のエミッタに接続している。
このような構成では、ＮＰＮ型トランジスタＱ＋、ＰＮ
ＰＮＰＮトランジスタＱ２出力インピーダンスをｄｉｂ
＋、ｄｉｂ２とすると、この回路の減衰率Ｇは、前記（
４）式と同様に、 Ｇ−（Ｒ２＋−＋’ｊＬｂｚ ） ／ （Ｒ１＋Ｒ２＋
ｄｌｌ）１＋五Ｌｂｚ） で与えられる。上式において、Ｒ２／Ｒ＋＝ｄＬｂ２／
五ｊ、ｂ＋ とすればＧ＝Ｒ２／ （Ｒ＋ 十Ｒ２）と
なる。したがって、減衰率Ｇは、分圧抵抗比とトランジ
スタＱ＋ 、Ｑ２の出力インピーダンス比即ち各トラン
ジスタＱ１．Ｑ２のエミッタ電流比を適切に設定するこ
とにより非線形インピーダンス近Ｌｂ＋、ｄＬｂ２に関
係なく抵抗ＲＩ’、Ｒ２の値のみによって任意の値をと
ることができ、その減衰率において非線形性の歪は打ち
消される。但し、設定される減衰率Ｇは○より大きく１
／２より小−〇− さい値が適当である。なお、この場合も、トランジスタ
Ｑ＋ 、Ｑ２のエミッタ電流を夫々Ｉｅ＋。
ＰＮＰＮトランジスタＱ２出力インピーダンスをｄｉｂ
＋、ｄｉｂ２とすると、この回路の減衰率Ｇは、前記（
４）式と同様に、 Ｇ−（Ｒ２＋−＋’ｊＬｂｚ ） ／ （Ｒ１＋Ｒ２＋
ｄｌｌ）１＋五Ｌｂｚ） で与えられる。上式において、Ｒ２／Ｒ＋＝ｄＬｂ２／
五ｊ、ｂ＋ とすればＧ＝Ｒ２／ （Ｒ＋ 十Ｒ２）と
なる。したがって、減衰率Ｇは、分圧抵抗比とトランジ
スタＱ＋ 、Ｑ２の出力インピーダンス比即ち各トラン
ジスタＱ１．Ｑ２のエミッタ電流比を適切に設定するこ
とにより非線形インピーダンス近Ｌｂ＋、ｄＬｂ２に関
係なく抵抗ＲＩ’、Ｒ２の値のみによって任意の値をと
ることができ、その減衰率において非線形性の歪は打ち
消される。但し、設定される減衰率Ｇは○より大きく１
／２より小−〇− さい値が適当である。なお、この場合も、トランジスタ
Ｑ＋ 、Ｑ２のエミッタ電流を夫々Ｉｅ＋。
ｒｅ２とすると、（Ｒ３／ （Ｒ１＋Ｒ２） ）／（Ｒ
１＋Ｒ２＞＝Ｒ＋ ／Ｒ２ならば、Ｉｅ＋／１ｅ２−Ｒ
ｚ／Ｒｔ となり、ｋ Ｌｂ ２ ／ ｋ ｉ、ｂ ｔ
＝ Ｒ２／ Ｒ＋ となる。但し、Ｒ３／ （Ｒ１＋
Ｒ２）は直列抵抗（Ｒ１＋Ｒ２）と抵抗Ｒ３との並列合
成抵抗値である。
１＋Ｒ２＞＝Ｒ＋ ／Ｒ２ならば、Ｉｅ＋／１ｅ２−Ｒ
ｚ／Ｒｔ となり、ｋ Ｌｂ ２ ／ ｋ ｉ、ｂ ｔ
＝ Ｒ２／ Ｒ＋ となる。但し、Ｒ３／ （Ｒ１＋
Ｒ２）は直列抵抗（Ｒ１＋Ｒ２）と抵抗Ｒ３との並列合
成抵抗値である。
第８図乃至第１０図は夫々第４図、第６図、第７図に示
した回路の直流電ｍ Ｖ ｓを取り去って第２の信号入
力端３を設け、２つの入力信号ＶＩＮＩ。
した回路の直流電ｍ Ｖ ｓを取り去って第２の信号入
力端３を設け、２つの入力信号ＶＩＮＩ。
Ｖ ＩＮ ２を加算して出力するようにした回路構成で
ある。このように構成することによって、低歪の２人力
型加算器を実現することができる。
ある。このように構成することによって、低歪の２人力
型加算器を実現することができる。
［発明の効果］
以上述べたように本発明によれば、直列接続された分圧
抵抗の両端にＮＰＮ型トランジスタとＰＮＰ型トランジ
スタを配設し、両方の分圧抵抗の端部に非線形インピー
ダンスを持たせ、２つの非線形インピーダンスに関係な
く減衰率が設定され１０− るようにしたので、出力インピーダンスの非線形性に基
づいた歪を防止することができ、しかも多大な直流電流
を流すことなく低消費電力の回路を構成でき、また非線
形インピーダンスに対して分圧抵抗を大きくする必要も
なく周波数特性も良好な減衰回路を実現することができ
る。
抵抗の両端にＮＰＮ型トランジスタとＰＮＰ型トランジ
スタを配設し、両方の分圧抵抗の端部に非線形インピー
ダンスを持たせ、２つの非線形インピーダンスに関係な
く減衰率が設定され１０− るようにしたので、出力インピーダンスの非線形性に基
づいた歪を防止することができ、しかも多大な直流電流
を流すことなく低消費電力の回路を構成でき、また非線
形インピーダンスに対して分圧抵抗を大きくする必要も
なく周波数特性も良好な減衰回路を実現することができ
る。
第１図は従来の減衰回路を示す回路図、第２図は第１図
の回路を出力側から見た等価回路図、第３図は他の従来
例を示す回路図、第４図は本発明に係る減衰回路の一実
施例を示す回路図、第５図は第４図の回路を出力側から
見た等価回路図、第６図は本発明の他の実施例を示す回
路図、第７図は本発明のさらに伯の実施例を示す回路図
、第８図は第４図の回路を２人力型とした回路図、第９
図は第６図の回路を２人力型とした回路図、第１０図は
第７図の回路を２人力型とした回路図である。 １．３・・・信号入力端 ２・・・信号出力端Ｖｃｃ・
・・第１の直流電源 Ｖａ・・・第２の直流電源 Ｑｌ・・・ＮＰＮ型トランジスタ Ｑ２・・・ＰＮＰ型トランジスタ Ｒ１・・・第１の抵抗 Ｒ２・・・第２の抵抗代理人
弁理士 則近憲佑（ばか１名）第５図 第７図 第６図 ｃｃ 第８図 ｃｃ 第９図 第１０図
の回路を出力側から見た等価回路図、第３図は他の従来
例を示す回路図、第４図は本発明に係る減衰回路の一実
施例を示す回路図、第５図は第４図の回路を出力側から
見た等価回路図、第６図は本発明の他の実施例を示す回
路図、第７図は本発明のさらに伯の実施例を示す回路図
、第８図は第４図の回路を２人力型とした回路図、第９
図は第６図の回路を２人力型とした回路図、第１０図は
第７図の回路を２人力型とした回路図である。 １．３・・・信号入力端 ２・・・信号出力端Ｖｃｃ・
・・第１の直流電源 Ｖａ・・・第２の直流電源 Ｑｌ・・・ＮＰＮ型トランジスタ Ｑ２・・・ＰＮＰ型トランジスタ Ｒ１・・・第１の抵抗 Ｒ２・・・第２の抵抗代理人
弁理士 則近憲佑（ばか１名）第５図 第７図 第６図 ｃｃ 第８図 ｃｃ 第９図 第１０図
Claims (1)
- ベースを信号入力端としコレクタが第１の直流電源に接
続されエミッタが第１の抵抗に接続されたＮＰＮ型トラ
ンジスタと、エミッタが第２の抵抗を介して前記第１の
抵抗に直列接続されベースが第２の直流電源に接続され
コレクタが接地されたＰＮＰ型トランジスタとを具備し
、前記第１の抵抗と前記第２の抵抗との接続点を信号出
力端とするように構成したことを特徴とする減衰回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15496783A JPS6047509A (ja) | 1983-08-26 | 1983-08-26 | 減衰回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15496783A JPS6047509A (ja) | 1983-08-26 | 1983-08-26 | 減衰回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047509A true JPS6047509A (ja) | 1985-03-14 |
| JPH0515084B2 JPH0515084B2 (ja) | 1993-02-26 |
Family
ID=15595807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15496783A Granted JPS6047509A (ja) | 1983-08-26 | 1983-08-26 | 減衰回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047509A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018011281A (ja) * | 2016-07-11 | 2018-01-18 | 正仁 櫨田 | 聴感上、リニアに聞こえる、機械的駆動部分の無いボリューム回路 |
-
1983
- 1983-08-26 JP JP15496783A patent/JPS6047509A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018011281A (ja) * | 2016-07-11 | 2018-01-18 | 正仁 櫨田 | 聴感上、リニアに聞こえる、機械的駆動部分の無いボリューム回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0515084B2 (ja) | 1993-02-26 |
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