JPH05152246A - 集積回路用局所的相互接続体 - Google Patents
集積回路用局所的相互接続体Info
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- JPH05152246A JPH05152246A JP4113306A JP11330692A JPH05152246A JP H05152246 A JPH05152246 A JP H05152246A JP 4113306 A JP4113306 A JP 4113306A JP 11330692 A JP11330692 A JP 11330692A JP H05152246 A JPH05152246 A JP H05152246A
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- refractory metal
- conductive
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
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- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
- H10W20/066—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying by forming silicides of refractory metals
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- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 (修正有)
【目的】集積回路において局所的相互接続体を製造する
方法及びそれにより製造された集積回路の提供。 【構成】第一及び第二の導電性構成体13,17が形成
された集積回路上に絶縁層28を形成する。該絶縁層を
エッチングして、第一及び第二の導電性構成体の選択し
た領域を露出させる。集積回路上に耐火性金属層30を
形成する。該耐火性金属層上にバリア層32を形成し、
且つ、オプションにより、該バリア層上に耐火性金属シ
リサイド層34を形成する。該耐火性金属層及びバリア
層、及びもしも形成されている場合には耐火性金属シリ
サイド層をエッチングして、第一及び第二の導電性構成
体の露出された選択された領域間に導電性相互接続体を
画定する。
方法及びそれにより製造された集積回路の提供。 【構成】第一及び第二の導電性構成体13,17が形成
された集積回路上に絶縁層28を形成する。該絶縁層を
エッチングして、第一及び第二の導電性構成体の選択し
た領域を露出させる。集積回路上に耐火性金属層30を
形成する。該耐火性金属層上にバリア層32を形成し、
且つ、オプションにより、該バリア層上に耐火性金属シ
リサイド層34を形成する。該耐火性金属層及びバリア
層、及びもしも形成されている場合には耐火性金属シリ
サイド層をエッチングして、第一及び第二の導電性構成
体の露出された選択された領域間に導電性相互接続体を
画定する。
Description
【0001】
【産業上の利用分野】本発明は、大略、半導体集積回路
技術に関するものであって、更に詳細には、集積回路上
の導電性接続体及びその製造方法に関するものである。
技術に関するものであって、更に詳細には、集積回路上
の導電性接続体及びその製造方法に関するものである。
【0002】
【従来の技術】サブミクロンの特徴寸法を達成するため
に半導体集積回路を小型化する傾向が続いており、局所
的相互接続体は半導体製造技術における重要な要素とな
っている。局所的相互接続体は、サブミクロンの集積回
路構成において増加させた集積度を達成するために使用
されている。局所的相互接続体は、レイアウト構成にお
いて密接して離隔されている要素を接続するために使用
されるエキストラなレベルの相互接続体である。
に半導体集積回路を小型化する傾向が続いており、局所
的相互接続体は半導体製造技術における重要な要素とな
っている。局所的相互接続体は、サブミクロンの集積回
路構成において増加させた集積度を達成するために使用
されている。局所的相互接続体は、レイアウト構成にお
いて密接して離隔されている要素を接続するために使用
されるエキストラなレベルの相互接続体である。
【0003】局所的相互接続体は、典型的に、他の相互
接続層の何れの部分をもクロスオーバーするものではな
いが、フィールド酸化物領域をクロスオーバーする場合
がある。局所的相互接続体は、N+領域をP+領域へ接
続するため又はソース/ドレイン領域をゲートへ接続す
るために使用することが可能である。局所的相互接続体
は、集積度増加の目的を達成するためにある基本的な条
件を充足するものでなければならない。局所的相互接続
体のために使用される物質は、ソース/ドレイン領域に
対し低い接触抵抗を与え且つ低いシート抵抗を与えるも
のでなければならない。爾後の厳しいトポグラフィを防
止するために、局所的相互接続体は、例えば2500Å
以下の薄いものでなければならない。更に、局所的相互
接続体は、P領域とN領域との間のドーパントの相互拡
散を防止するためにバリアとして作用することが可能な
ものでなければならない。
接続層の何れの部分をもクロスオーバーするものではな
いが、フィールド酸化物領域をクロスオーバーする場合
がある。局所的相互接続体は、N+領域をP+領域へ接
続するため又はソース/ドレイン領域をゲートへ接続す
るために使用することが可能である。局所的相互接続体
は、集積度増加の目的を達成するためにある基本的な条
件を充足するものでなければならない。局所的相互接続
体のために使用される物質は、ソース/ドレイン領域に
対し低い接触抵抗を与え且つ低いシート抵抗を与えるも
のでなければならない。爾後の厳しいトポグラフィを防
止するために、局所的相互接続体は、例えば2500Å
以下の薄いものでなければならない。更に、局所的相互
接続体は、P領域とN領域との間のドーパントの相互拡
散を防止するためにバリアとして作用することが可能な
ものでなければならない。
【0004】局所的相互接続体を実施するために多数の
技術が使用されている。これらの技術は、典型的に、装
置製造処理の流れの残部に対して使用されるものを超え
て新たな処理技術を導入する。この様な技術は、例え
ば、局所的相互接続体用の窒化チタンを使用することを
包含している。チタンを付着形成し、次いで熱処理を行
なう。しかしながら、この技術は、高いシート抵抗とさ
せ且つ窒化チタン層の薄層化に起因してソース/ドレイ
ン領域上に断線が発生する。これらの問題を解消するた
めに、チタンを付着形成し、次いで熱処理を行なうこと
により付加的な窒化チタン層を形成することが可能であ
るが、その場合には、処理ステップが複雑化される。
技術が使用されている。これらの技術は、典型的に、装
置製造処理の流れの残部に対して使用されるものを超え
て新たな処理技術を導入する。この様な技術は、例え
ば、局所的相互接続体用の窒化チタンを使用することを
包含している。チタンを付着形成し、次いで熱処理を行
なう。しかしながら、この技術は、高いシート抵抗とさ
せ且つ窒化チタン層の薄層化に起因してソース/ドレイ
ン領域上に断線が発生する。これらの問題を解消するた
めに、チタンを付着形成し、次いで熱処理を行なうこと
により付加的な窒化チタン層を形成することが可能であ
るが、その場合には、処理ステップが複雑化される。
【0005】別の技術は、局所的相互接続体に対しポリ
サイド(polycide)層を使用することを包含す
る。局所的相互接続体に対しシリコン上の耐火性金属の
選択的付着形成も提案されている。この様な技術を使用
して形成される導電性要素の品質は異なるものであり、
ある技術の場合にはかなり良好な導体が得られる。しか
しながら、この様な技術は、典型的に、通常の処理の流
れに対し付加的な処理の複雑性を導入する。この付加的
な複雑性は、装置の歩留りを低下させ且つコストを増加
させる傾向となる。
サイド(polycide)層を使用することを包含す
る。局所的相互接続体に対しシリコン上の耐火性金属の
選択的付着形成も提案されている。この様な技術を使用
して形成される導電性要素の品質は異なるものであり、
ある技術の場合にはかなり良好な導体が得られる。しか
しながら、この様な技術は、典型的に、通常の処理の流
れに対し付加的な処理の複雑性を導入する。この付加的
な複雑性は、装置の歩留りを低下させ且つコストを増加
させる傾向となる。
【0006】
【発明が解決しようとする課題】レイアウト区域が節約
されるので、集積回路構成において局所的相互接続を使
用することが望ましい。付加的な処理の複雑性を導入す
ることなしに、局所的相互接続製造技術を提供すること
が望まれている。
されるので、集積回路構成において局所的相互接続を使
用することが望ましい。付加的な処理の複雑性を導入す
ることなしに、局所的相互接続製造技術を提供すること
が望まれている。
【0007】
【課題を解決するための手段】従って、本発明によれ
ば、集積回路上に第一及び第二の導電性構成体を形成し
た後に、集積回路上に絶縁層を形成する。次いで、この
絶縁層をエッチングして第一及び第二導電性構成体の選
択した領域を露出させる。該集積回路上に耐火性金属層
を形成する。バリア層を該耐火性金属層上に形成し、且
つオプションとして、耐火性金属シリサイド層を該バリ
ア層上に形成する。該耐火性金属層及びバリア層、且つ
もしも形成されている場合には耐火性金属シリサイド層
をエッチングして、第一及び第二の導電性構成体の露出
された選択した領域間に導電性相互接続体を画定する。
ば、集積回路上に第一及び第二の導電性構成体を形成し
た後に、集積回路上に絶縁層を形成する。次いで、この
絶縁層をエッチングして第一及び第二導電性構成体の選
択した領域を露出させる。該集積回路上に耐火性金属層
を形成する。バリア層を該耐火性金属層上に形成し、且
つオプションとして、耐火性金属シリサイド層を該バリ
ア層上に形成する。該耐火性金属層及びバリア層、且つ
もしも形成されている場合には耐火性金属シリサイド層
をエッチングして、第一及び第二の導電性構成体の露出
された選択した領域間に導電性相互接続体を画定する。
【0008】
【実施例】以下に説明する処理ステップ及び構成体は、
集積回路を製造するための完全な処理の流れを構成する
ものではない。本発明は、当該技術分野において現在使
用されている集積回路製造技術に関連して実施すること
が可能なものであり、且つ本発明を理解する上で必要と
思われる一般的に実施される処理ステップについてのみ
説明を行なう。製造過程中における集積回路の一部の断
面を示した添付の図面は縮尺通りに描かれたものではな
く、本発明の重要な特徴を示すべく描かれている。
集積回路を製造するための完全な処理の流れを構成する
ものではない。本発明は、当該技術分野において現在使
用されている集積回路製造技術に関連して実施すること
が可能なものであり、且つ本発明を理解する上で必要と
思われる一般的に実施される処理ステップについてのみ
説明を行なう。製造過程中における集積回路の一部の断
面を示した添付の図面は縮尺通りに描かれたものではな
く、本発明の重要な特徴を示すべく描かれている。
【0009】図1を参照すると、基板10が示されてお
り、その中に集積回路を形成する。基板10の選択した
領域を酸化してフィールド酸化物12を形成する。フィ
ールド酸化物領域12は、装置の活性領域を分離するた
めに使用する。例えば電界効果トランジスタなどのよう
な活性装置を、フィールド酸化物12により被覆されて
いない基板10の部分に形成する。
り、その中に集積回路を形成する。基板10の選択した
領域を酸化してフィールド酸化物12を形成する。フィ
ールド酸化物領域12は、装置の活性領域を分離するた
めに使用する。例えば電界効果トランジスタなどのよう
な活性装置を、フィールド酸化物12により被覆されて
いない基板10の部分に形成する。
【0010】導電性構成体13は、多結晶シリコンゲー
ト電極14及び薄いゲート酸化膜16を包含している。
ゲート電極14をドープした多結晶シリコン、耐火性金
属シリサイド、又は当該技術分野において公知の如く、
多結晶シリコンと耐火性金属シリサイドの層の組合わせ
とすることが可能である。
ト電極14及び薄いゲート酸化膜16を包含している。
ゲート電極14をドープした多結晶シリコン、耐火性金
属シリサイド、又は当該技術分野において公知の如く、
多結晶シリコンと耐火性金属シリサイドの層の組合わせ
とすることが可能である。
【0011】軽度にドープしたドレイン領域23及びソ
ース/ドレイン領域24,26が形成されている。軽度
にドープしたドレイン領域23は、当該技術分野におい
て公知の如く、側壁酸化物スペーサ22を使用して画定
する。
ース/ドレイン領域24,26が形成されている。軽度
にドープしたドレイン領域23は、当該技術分野におい
て公知の如く、側壁酸化物スペーサ22を使用して画定
する。
【0012】導電性構成体17は、当該技術分野におい
て公知な方法により、フィールド酸化物領域12の上に
形成する。導電性構成体17は、多結晶シリコンゲート
電極18と薄いゲート酸化膜20とを包含している。導
電性構成体17は、更に、側壁酸化物スペーサ22を有
している。導電性構成体13及び17は同時的に形成さ
れるので、それらは、両方とも、同一の物質から構成さ
れており、好適には上述した如く、シリサイド化した多
結晶シリコンである。
て公知な方法により、フィールド酸化物領域12の上に
形成する。導電性構成体17は、多結晶シリコンゲート
電極18と薄いゲート酸化膜20とを包含している。導
電性構成体17は、更に、側壁酸化物スペーサ22を有
している。導電性構成体13及び17は同時的に形成さ
れるので、それらは、両方とも、同一の物質から構成さ
れており、好適には上述した如く、シリサイド化した多
結晶シリコンである。
【0013】この段階までの装置の製造は、当該技術分
野において公知の従来の処理ステップを使用している。
局所的相互接続体を製造する一つの技術を例示するため
に、ソース/ドレイン領域24と導電性構成体17との
間に局所的相互接続体導体を形成することが必要である
と仮定する。この様な局所的相互接続体を製造する最初
のステップは、集積回路装置上に酸化物絶縁層28を付
着形成することである。酸化物層28は、例えば、約1
000Åの深さへ付着形成させることが可能である。酸
化物層28をパターン形成し且つエッチングして、図1
に示した如き形状を画定し、局所的相互接続体と接続さ
れるべき区域を露出させる。
野において公知の従来の処理ステップを使用している。
局所的相互接続体を製造する一つの技術を例示するため
に、ソース/ドレイン領域24と導電性構成体17との
間に局所的相互接続体導体を形成することが必要である
と仮定する。この様な局所的相互接続体を製造する最初
のステップは、集積回路装置上に酸化物絶縁層28を付
着形成することである。酸化物層28は、例えば、約1
000Åの深さへ付着形成させることが可能である。酸
化物層28をパターン形成し且つエッチングして、図1
に示した如き形状を画定し、局所的相互接続体と接続さ
れるべき区域を露出させる。
【0014】図2を参照すると、例えばチタンなどのよ
うな耐火性金属層30を、集積回路上に、当該技術分野
において公知の方法により付着形成する。窒化チタンな
どのようなバリア層32を耐火性金属層30上に付着形
成する。タンタルシリサイドなどのような耐火性金属シ
リサイド層34を、好適には、バリア層32上に付着形
成する。次いで、ホトレジスト層36を集積回路上にス
ピンオンし、パターン形成し且つ現像する。
うな耐火性金属層30を、集積回路上に、当該技術分野
において公知の方法により付着形成する。窒化チタンな
どのようなバリア層32を耐火性金属層30上に付着形
成する。タンタルシリサイドなどのような耐火性金属シ
リサイド層34を、好適には、バリア層32上に付着形
成する。次いで、ホトレジスト層36を集積回路上にス
ピンオンし、パターン形成し且つ現像する。
【0015】図3を参照すると、層30,32及び形成
されている場合には層34をエッチングして、ソース/
ドレイン領域24と導電性構成体17との間に局所的相
互接続体導体を画定する。耐火性金属層30が、ソース
/ドレイン領域24及び導電性構成体17の両方に対し
良好な接触抵抗を与える。層30は、部分的に又は完全
に消費されて、爾後のステップ期間中に、ソース/ドレ
イン領域内にシリサイドを形成する。バリア層32は、
接続された活性区域間でのドーパント相互拡散を防止す
る。耐火性金属シリサイド層34は、バリア層が酸化す
ることを防止し、且つ増加された装置性能のための低抵
抗を与える。
されている場合には層34をエッチングして、ソース/
ドレイン領域24と導電性構成体17との間に局所的相
互接続体導体を画定する。耐火性金属層30が、ソース
/ドレイン領域24及び導電性構成体17の両方に対し
良好な接触抵抗を与える。層30は、部分的に又は完全
に消費されて、爾後のステップ期間中に、ソース/ドレ
イン領域内にシリサイドを形成する。バリア層32は、
接続された活性区域間でのドーパント相互拡散を防止す
る。耐火性金属シリサイド層34は、バリア層が酸化す
ることを防止し、且つ増加された装置性能のための低抵
抗を与える。
【0016】耐火性金属シリサイド層34が付着形成さ
れない場合には、耐火性金属層30は、バリア層32を
付着形成する前に、例えば迅速熱アニール、又は迅速熱
処理又は炉再流動などのような熱処理を経験せねばなら
ない。チタンは、迅速熱アニール(RTA)又は炉アニ
ールにより窒素雰囲気中においてアニールされ、ウエハ
を一様に加熱する。該チタンは、それが下側に存在する
ソース/ドレイン領域24と反応してチタンジシリサイ
ドを形成する以外は、窒化チタンへ変換される。
れない場合には、耐火性金属層30は、バリア層32を
付着形成する前に、例えば迅速熱アニール、又は迅速熱
処理又は炉再流動などのような熱処理を経験せねばなら
ない。チタンは、迅速熱アニール(RTA)又は炉アニ
ールにより窒素雰囲気中においてアニールされ、ウエハ
を一様に加熱する。該チタンは、それが下側に存在する
ソース/ドレイン領域24と反応してチタンジシリサイ
ドを形成する以外は、窒化チタンへ変換される。
【0017】チタンジシリサイドを形成するためにRT
Aプロセスを使用することは、接触抵抗を減少させる。
RTA処理の後にバリア層32として窒化チタンを付加
することは、窒化チタンの全体的な厚さを増加させ且つ
良好な導電度を与える。この付加的なバリア層は、更
に、ドーパントの外拡散を防止する。RTAプロセスは
チタンを窒化チタンへ変換させるので、バリア層32の
付加は必要でない場合がある。この場合には、例えばタ
ンタルシリサイドなどのような耐火性金属シリサイド層
34を、RTAプロセスの後に耐火性金属層上に形成
し、下側に存在する層の酸化を防止することが可能であ
る。
Aプロセスを使用することは、接触抵抗を減少させる。
RTA処理の後にバリア層32として窒化チタンを付加
することは、窒化チタンの全体的な厚さを増加させ且つ
良好な導電度を与える。この付加的なバリア層は、更
に、ドーパントの外拡散を防止する。RTAプロセスは
チタンを窒化チタンへ変換させるので、バリア層32の
付加は必要でない場合がある。この場合には、例えばタ
ンタルシリサイドなどのような耐火性金属シリサイド層
34を、RTAプロセスの後に耐火性金属層上に形成
し、下側に存在する層の酸化を防止することが可能であ
る。
【0018】図4を参照すると、本発明の別の実施例が
示されている。この場合は、半導体基板40内に集積回
路装置を形成する。フィールド酸化物領域42が、該装
置の活性領域を分離するために使用されている。電界効
果トランジスタの導電性構成体43が形成されており、
且つゲート電極44及び薄いゲート酸化膜46を有して
いる。電界効果トランジスタの導電性構成体49は、ゲ
ート電極50と薄いゲート酸化膜52とを有している。
示されている。この場合は、半導体基板40内に集積回
路装置を形成する。フィールド酸化物領域42が、該装
置の活性領域を分離するために使用されている。電界効
果トランジスタの導電性構成体43が形成されており、
且つゲート電極44及び薄いゲート酸化膜46を有して
いる。電界効果トランジスタの導電性構成体49は、ゲ
ート電極50と薄いゲート酸化膜52とを有している。
【0019】軽度にドープしたドレイン領域45及び5
1及びソース/ドレイン領域48及び54が形成されて
いる。軽度にドープしたドレイン領域45及び51は、
当該技術分野において公知の如く、それぞれ、酸化物側
壁スペーサ47及び53を使用して画定する。
1及びソース/ドレイン領域48及び54が形成されて
いる。軽度にドープしたドレイン領域45及び51は、
当該技術分野において公知の如く、それぞれ、酸化物側
壁スペーサ47及び53を使用して画定する。
【0020】この別の実施例を説明するために、ソース
/ドレイン領域48とソース/ドレイン領域54との間
に局所的相互接続体導体を形成することが必要であると
仮定する。ソース/ドレイン領域48及び54は異なっ
た導電型のものである。ソース/ドレイン領域48がN
型である場合には、ソース/ドレイン領域54はP型で
あり、その逆も又真である。
/ドレイン領域48とソース/ドレイン領域54との間
に局所的相互接続体導体を形成することが必要であると
仮定する。ソース/ドレイン領域48及び54は異なっ
た導電型のものである。ソース/ドレイン領域48がN
型である場合には、ソース/ドレイン領域54はP型で
あり、その逆も又真である。
【0021】集積回路装置上に酸化物絶縁層56を付着
形成する。酸化物層56は、例えば、約1000Åの深
さへ付着形成させることが可能である。酸化物層56を
パターン形成し且つエッチングして、図4に示した如き
形状を画定し、局所的相互接続体と接続されるべき選択
した領域を露出させる。
形成する。酸化物層56は、例えば、約1000Åの深
さへ付着形成させることが可能である。酸化物層56を
パターン形成し且つエッチングして、図4に示した如き
形状を画定し、局所的相互接続体と接続されるべき選択
した領域を露出させる。
【0022】図5を参照すると、例えばチタンなどのよ
うな耐火性金属層50を公知の方法により、集積回路上
に付着形成する。窒化チタンなどのようなバリア層60
を耐火性金属層58上に付着形成する。好適には、次い
で、バリア層60上に例えばタンタルシリサイドなどの
耐火性金属シリサイド層62を付着形成する。次いで、
ホトレジスト層64を集積回路上にスピンオンさせ、パ
ターン形成し且つ現像する。
うな耐火性金属層50を公知の方法により、集積回路上
に付着形成する。窒化チタンなどのようなバリア層60
を耐火性金属層58上に付着形成する。好適には、次い
で、バリア層60上に例えばタンタルシリサイドなどの
耐火性金属シリサイド層62を付着形成する。次いで、
ホトレジスト層64を集積回路上にスピンオンさせ、パ
ターン形成し且つ現像する。
【0023】図6を参照すると、層58,60及び62
をエッチングして、ソース/ドレイン領域48とソース
/ドレイン領域54との間に局所的相互接続体導体を画
定する。耐火性金属層58は、ソース/ドレイン領域4
8及び54の両方に対し良好な接触抵抗を与える。層5
8は部分的に又は全体的に消費されて爾後のステップ期
間中にシリサイドを形成する。バリア層60は、接続さ
れた活性区域48と54との間のドーパントの相互拡散
を防止する。耐火性金属シリサイド層62は、バリア層
60が酸化することから保護し、且つ装置性能を向上さ
せるために低抵抗を与える。上述した如く、耐火性金属
シリサイド層62が付着形成されない場合には、耐火性
金属層58は、バリア層60が付着形成される前に、熱
処理を経験せねばならない。この局所的相互接続体を製
造するプロセス即ち方法は、二つの導電性構成体のゲー
ト電極領域を接続するために使用することも可能であ
る。図示した局所的相互接続体は、ソース/ドレイン領
域に対し低い接触抵抗を与え且つシート抵抗を減少させ
る。本相互接続体は、更に、P型ドーパントとN型ドー
パントとの間のドーパント相互拡散を防止し、且つ薄い
耐火性金属層を付着形成することにより最小量の厳しい
トポグラフィ変化を与えるに過ぎない。
をエッチングして、ソース/ドレイン領域48とソース
/ドレイン領域54との間に局所的相互接続体導体を画
定する。耐火性金属層58は、ソース/ドレイン領域4
8及び54の両方に対し良好な接触抵抗を与える。層5
8は部分的に又は全体的に消費されて爾後のステップ期
間中にシリサイドを形成する。バリア層60は、接続さ
れた活性区域48と54との間のドーパントの相互拡散
を防止する。耐火性金属シリサイド層62は、バリア層
60が酸化することから保護し、且つ装置性能を向上さ
せるために低抵抗を与える。上述した如く、耐火性金属
シリサイド層62が付着形成されない場合には、耐火性
金属層58は、バリア層60が付着形成される前に、熱
処理を経験せねばならない。この局所的相互接続体を製
造するプロセス即ち方法は、二つの導電性構成体のゲー
ト電極領域を接続するために使用することも可能であ
る。図示した局所的相互接続体は、ソース/ドレイン領
域に対し低い接触抵抗を与え且つシート抵抗を減少させ
る。本相互接続体は、更に、P型ドーパントとN型ドー
パントとの間のドーパント相互拡散を防止し、且つ薄い
耐火性金属層を付着形成することにより最小量の厳しい
トポグラフィ変化を与えるに過ぎない。
【0024】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図1】 本発明の一実施例に基づく処理の流れにおけ
る1段階における状態を示した概略断面図。
る1段階における状態を示した概略断面図。
【図2】 本発明の一実施例に基づく処理の流れにおけ
る1段階における状態を示した概略断面図。
る1段階における状態を示した概略断面図。
【図3】 本発明の一実施例に基づく処理の流れにおけ
る1段階における状態を示した概略断面図。
る1段階における状態を示した概略断面図。
【図4】 本発明の別の実施例に基づく処理の流れにお
ける1段階における状態を示した概略断面図。
ける1段階における状態を示した概略断面図。
【図5】 本発明の別の実施例に基づく処理の流れにお
ける1段階における状態を示した概略断面図。
ける1段階における状態を示した概略断面図。
【図6】 本発明の別の実施例に基づく処理の流れにお
ける1段階における状態を示した概略断面図。
ける1段階における状態を示した概略断面図。
10 基板 12 フィールド酸化物領域 13 導電性構成体 14 ゲート電極 16 薄いゲート酸化膜 17 導電性構成体 18 ゲート電極 20 薄いゲート酸化膜 22 側壁酸化物スペーサ 23 軽度にドープしたドレイン領域 24,26 ソース/ドレイン領域 28 絶縁層 30 耐火性金属層 32 バリア層 34 耐火性金属シリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フ−タイ リヨウ アメリカ合衆国, テキサス 75018, カーロルトン, ランスダウン ドライブ 2027 (72)発明者 ギリツシユ デイクシツト アメリカ合衆国, テキサス 75287, ダラス, ミツドウエイ ドライブ 18175, ナンバー 159
Claims (25)
- 【請求項1】 集積回路の相互接続体を製造する方法に
おいて、前記集積回路上に第一及び第二の導電性構成体
を形成し、前記集積回路上に絶縁層を形成し、前記絶縁
層をエッチングして前記第一及び第二の導電性構成体の
選択した領域を露出し、前記集積回路上に耐火性金属層
を形成し、前記耐火性金属層上にバリア層を形成し、前
記耐火性金属層及びバリア層をエッチングして前記第一
及び第二の導電性構成体の露出された選択した領域間に
導電性相互接続体を画定する、上記各ステップを有する
ことを特徴とする方法。 - 【請求項2】 請求項1において、更に、前記バリア層
を付着形成する前に前記耐火性金属層をアニールするス
テップを有することを特徴とする方法。 - 【請求項3】 請求項1において、前記耐火性金属層が
チタンであることを特徴とする方法。 - 【請求項4】 請求項1において、前記バリア層が窒化
チタンであることを特徴とする方法。 - 【請求項5】 請求項1において、前記バリア層がタン
タルシリサイドであることを特徴とする方法。 - 【請求項6】 請求項1において、更に、第二ホトレジ
スト層を形成する前に前記バリア層上に耐火性金属シリ
サイド層を形成するステップを有しており、且つ前記耐
火性金属シリサイド層を前記耐火性金属層及びバリア層
でエッチングすることを特徴とする方法。 - 【請求項7】 請求項6において、前記耐火性金属シリ
サイド層がタンタルシリサイドであることを特徴とする
方法。 - 【請求項8】 請求項1において、前記第一導電性構成
体を基板上に付着形成し、且つ第二ゲートをフィールド
酸化物上に付着形成し、第一導電性構成体の選択した領
域が第一ソース/ドレイン領域であり、且つ第二導電性
構成体の選択した領域が第二ゲート電極であることを特
徴とする方法。 - 【請求項9】 請求項1において、前記第一導電性構成
体をフィールド酸化物上に付着形成し且つ第二ゲートを
基板上に付着形成し、第一導電性構成体の選択した領域
が第一ゲート電極であり、且つ第二導電性構成体の選択
した領域が第二ソース/ドレイン領域であることを特徴
とする方法。 - 【請求項10】 請求項1において、前記第一及び第二
の導電性構成体をフィールド酸化物上に付着形成し、第
一導電性構成体の選択した領域が第一ゲート電極であ
り、且つ第二導電性構成体の選択した領域が第二ゲート
電極であることを特徴とする方法。 - 【請求項11】 請求項1において、前記第一及び第二
の導電性構成体を基板上に付着形成し、第一導電性構成
体の選択した領域が第一ソース/ドレイン領域であり、
且つ第二導電性構成体の選択した領域が第二ソース/ド
レイン領域であることを特徴とする方法。 - 【請求項12】 請求項11において、第一導電性構成
体の第一ソース/ドレイン領域がN型であり、且つ第二
導電性構成体の第二ソース/ドレイン領域がP型である
ことを特徴とする方法。 - 【請求項13】 請求項11において、第一導電性構成
体の第一ソース/ドレイン領域がP型であり、且つ第二
導電性構成体の第二ソース/ドレイン領域がN型である
ことを特徴とする方法。 - 【請求項14】 集積回路の相互接続体を製造する方法
において、集積回路上に第一及び第二の導電性構成体を
形成し、集積回路上に絶縁層を形成し、前記絶縁層上に
第一ホトレジスト層を形成し、前記第一ホトレジスト層
をパターン形成し、前記絶縁層をエッチングして前記第
一及び第二の導電性構成体の選択した領域を露出させ、
前記第一ホトレジスト層を除去し、集積回路上に耐火性
金属層を形成し、前記耐火性金属層上にバリア層を形成
し、前記バリア層上に第二ホトレジスト層を形成し、前
記第二ホトレジスト層をパターン形成し、前記耐火性金
属層及びバリア層をエッチングして前記第一及び第二の
導電性構成体の露出した選択領域間に導電性相互接続体
を画定し、前記第二ホトレジスト層を除去する、上記各
ステップを有することを特徴とする方法。 - 【請求項15】 請求項14において、更に、前記バリ
ア層を付着形成する前に前記耐火性金属層をアニールす
るステップを有することを特徴とする方法。 - 【請求項16】 請求項14において、更に、前記第二
ホトレジスト層を形成する前に、前記バリア層上に耐火
性金属シリサイド層を形成するステップを有しており、
且つ前記耐火性金属シリサイド層を前記耐火性金属層及
びバリア層でエッチングすることを特徴とする方法。 - 【請求項17】 請求項14において、第一導電性構成
体を基板上に付着形成し、第二ゲートをフィールド酸化
物上に付着形成し、第一導電性構成体の選択した領域が
第一ソース/ドレイン領域であり、且つ第二導電性構成
体の選択した領域が第二ゲート電極であることを特徴と
する方法。 - 【請求項18】 請求項14において、第一導電性構成
体をフィールド酸化物上に付着形成し、且つ第二ゲート
を基板上に付着形成し、第一導電性構成体の選択した領
域が第一ゲート電極であり、且つ第二導電性構成体の選
択した領域が第二ソース/ドレイン領域であることを特
徴とする方法。 - 【請求項19】 請求項14において、第一及び第二の
導電性構成体をフィールド酸化物上に付着形成し、第一
導電性構成体の選択した領域が第一ゲート電極であり、
且つ第二導電性構成体の選択した領域が第二ゲート電極
であることを特徴とする方法。 - 【請求項20】 請求項19において、第一及び第二の
導電性構成体を基板上に付着形成し、第一導電性構成体
の選択した領域が第一ソース/ドレイン領域であり、且
つ第二導電性構成体の選択した領域が第二ソース/ドレ
イン領域であることを特徴とする方法。 - 【請求項21】 請求項20において、第一導電性構成
体の第一ソース/ドレイン領域がN型であり、且つ第二
導電性構成体の第二ソース/ドレイン領域がP型である
ことを特徴とする方法。 - 【請求項22】 請求項20において、第一導電性構成
体の第一ソース/ドレイン領域がP型であり、且つ第二
導電性構成体の第二ソース/ドレイン領域がN型である
ことを特徴とする方法。 - 【請求項23】 請求項14において、更に、第一及び
第二の導電性構成体の両側に側壁酸化物スペーサを形成
するステップを有することを特徴とする方法。 - 【請求項24】 半導体集積回路の一部を構成する構成
体において、基板、前記集積回路上に付着形成した第一
及び第二の導電性構成体、前記第一及び第二の導電性構
成体上に付着形成しており前記第一及び第二の導電性構
成体の選択した部分へ貫通する開口を具備する絶縁層、
前記絶縁層の一部の上に配設されており且つ前記第一及
び第二の導電性構成体の前記選択した部分へコンタクト
する耐火性金属層、前記耐火性金属層上に配設したバリ
ア層、を有することを特徴とする構成体。 - 【請求項25】 請求項24において、更に、前記バリ
ア層上に配設して耐火性金属シリサイド層が設けられて
いることを特徴とする構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US69558391A | 1991-05-03 | 1991-05-03 | |
| US695583 | 1991-05-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152246A true JPH05152246A (ja) | 1993-06-18 |
Family
ID=24793607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4113306A Pending JPH05152246A (ja) | 1991-05-03 | 1992-05-06 | 集積回路用局所的相互接続体 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5319245A (ja) |
| EP (1) | EP0517368B1 (ja) |
| JP (1) | JPH05152246A (ja) |
| DE (1) | DE69226987T2 (ja) |
Families Citing this family (28)
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1992
- 1992-05-01 DE DE69226987T patent/DE69226987T2/de not_active Expired - Fee Related
- 1992-05-01 EP EP92303974A patent/EP0517368B1/en not_active Expired - Lifetime
- 1992-05-06 JP JP4113306A patent/JPH05152246A/ja active Pending
- 1992-11-23 US US07/981,908 patent/US5319245A/en not_active Expired - Lifetime
-
1993
- 1993-10-18 US US08/139,268 patent/US5391520A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69226987D1 (de) | 1998-10-22 |
| US5319245A (en) | 1994-06-07 |
| DE69226987T2 (de) | 1999-02-18 |
| US5391520A (en) | 1995-02-21 |
| EP0517368B1 (en) | 1998-09-16 |
| EP0517368A3 (en) | 1993-06-02 |
| EP0517368A2 (en) | 1992-12-09 |
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