JPH05153103A - 伝送路切替方式 - Google Patents
伝送路切替方式Info
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- JPH05153103A JPH05153103A JP3336341A JP33634191A JPH05153103A JP H05153103 A JPH05153103 A JP H05153103A JP 3336341 A JP3336341 A JP 3336341A JP 33634191 A JP33634191 A JP 33634191A JP H05153103 A JPH05153103 A JP H05153103A
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- signal
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 42
- 230000015654 memory Effects 0.000 claims abstract description 10
- 238000003780 insertion Methods 0.000 claims description 4
- 230000037431 insertion Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 2
- 101710178137 Exotoxin type H Proteins 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0057—Operations, administration and maintenance [OAM]
- H04J2203/006—Fault tolerance and recovery
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Hardware Redundancy (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ディジタル伝送装置において、対向装置から
異なる経路長を経て入力されたＮＮＩフレームを有する
信号を無瞬断で切り替える。 【構成】 対向装置にて２分岐された信号を異なる経路
長を有する伝送路を経てフレーム同期回路１，２に入力
し、ＯＨ処理部３，４にてＮＮＩフレームのＯＨの終端
を行った後、ポインタ検出部５，６にてＶＣ−３または
ＶＣ−４のポインタ値を読出し、エラスティックメモリ
７，８にＶＣの内容を書き込んで、読出し時にポインタ
値比較部９により比較された２つのポインタ値に対し
て、ポインタ値計算部１２にて同一のポインタ値となる
ようなポインタ値を計算し、ＯＨ挿入部１０，１１にて
それぞれポインタ値を付加して２つの信号の位相差を吸
収した後、外部からの制御により選択回路１４を切り替
えることにより、２つの信号を一方から他方へ無瞬断で
切り替える。
異なる経路長を経て入力されたＮＮＩフレームを有する
信号を無瞬断で切り替える。 【構成】 対向装置にて２分岐された信号を異なる経路
長を有する伝送路を経てフレーム同期回路１，２に入力
し、ＯＨ処理部３，４にてＮＮＩフレームのＯＨの終端
を行った後、ポインタ検出部５，６にてＶＣ−３または
ＶＣ−４のポインタ値を読出し、エラスティックメモリ
７，８にＶＣの内容を書き込んで、読出し時にポインタ
値比較部９により比較された２つのポインタ値に対し
て、ポインタ値計算部１２にて同一のポインタ値となる
ようなポインタ値を計算し、ＯＨ挿入部１０，１１にて
それぞれポインタ値を付加して２つの信号の位相差を吸
収した後、外部からの制御により選択回路１４を切り替
えることにより、２つの信号を一方から他方へ無瞬断で
切り替える。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル伝送装置に
おいて対向装置から分岐されて、異なる方路を経て入力
されたＮＮＩフレーム信号を切替える伝送路切替方式に
関し、特に経路長差を有する２方路の信号に対して、装
置外部からの制御により一方から他方へ無瞬断で切替を
行う伝送路切替方式に関する。
おいて対向装置から分岐されて、異なる方路を経て入力
されたＮＮＩフレーム信号を切替える伝送路切替方式に
関し、特に経路長差を有する２方路の信号に対して、装
置外部からの制御により一方から他方へ無瞬断で切替を
行う伝送路切替方式に関する。
【０００２】
【従来の技術】図５に、ＣＣＩＴＴ Ｇ．７０７，７０
８，７０９に規定するＮＮＩフレーム構成を有する伝送
路信号に対する、伝送路切替方式を示す。
８，７０９に規定するＮＮＩフレーム構成を有する伝送
路信号に対する、伝送路切替方式を示す。
【０００３】図５に示すように、インタフェース部２２
で受信されたＮＮＩフレーム信号は、分岐回路２３にて
分岐され、インタフェース部２４，２５よりそれぞれ伝
送路３０，３１へ出力される。
で受信されたＮＮＩフレーム信号は、分岐回路２３にて
分岐され、インタフェース部２４，２５よりそれぞれ伝
送路３０，３１へ出力される。
【０００４】ここで、分岐回路２３にて分岐された信号
は、全く同一の内容を持つため、ＡＵポインタの値も同
一の値が付いている。
は、全く同一の内容を持つため、ＡＵポインタの値も同
一の値が付いている。
【０００５】異なる経路長を有する伝送路３０，３１へ
出力されたＮＮＩフレーム信号は、インタフェース部２
６，２７にて受信され、外部からの制御で選択回路２８
により一方が選択された後、インタフェース部２９より
送出される。
出力されたＮＮＩフレーム信号は、インタフェース部２
６，２７にて受信され、外部からの制御で選択回路２８
により一方が選択された後、インタフェース部２９より
送出される。
【０００６】図５のインタフェース部２６，２７にて受
信されたＮＮＩフレーム信号ＤＡＴＡは、図３に示すフ
レーム同期回路１，２へ入力され（図４の端子１０，２
０の信号）、ＮＮＩフレームに対するフレーム同期がと
られる。
信されたＮＮＩフレーム信号ＤＡＴＡは、図３に示すフ
レーム同期回路１，２へ入力され（図４の端子１０，２
０の信号）、ＮＮＩフレームに対するフレーム同期がと
られる。
【０００７】次にＯＨ（オーバヘッド）終端部３，４に
て、ＡＵポインタの値が読み出されＶＣ−３又はＶＣ−
４（ＳＰＥ）を収容するペイロードの先頭（ＳＰＥ Ｈ
ＥＡＤ）の位置より、伝送路クロックＣＬＫ１に同期し
てエラスティックメモリ７，８にＶＣの内容が書き込ま
れる（図４の端子３０，４０の信号）。
て、ＡＵポインタの値が読み出されＶＣ−３又はＶＣ−
４（ＳＰＥ）を収容するペイロードの先頭（ＳＰＥ Ｈ
ＥＡＤ）の位置より、伝送路クロックＣＬＫ１に同期し
てエラスティックメモリ７，８にＶＣの内容が書き込ま
れる（図４の端子３０，４０の信号）。
【０００８】エラスティックメモリ７，８からの読出し
は、装置内クロック（ＣＬＫ２）に同期して行われ（図
４の端子１００，１１０の信号）、ポインタ値計算部１
２，１３にて計算された装置内フレームに対するポイン
タ値（ＰＴＲ）は、ＯＨ挿入部１０，１１にて挿入され
て、ＮＮＩフレームとして送出される（図４の端子１２
０，１３０の信号）。
は、装置内クロック（ＣＬＫ２）に同期して行われ（図
４の端子１００，１１０の信号）、ポインタ値計算部１
２，１３にて計算された装置内フレームに対するポイン
タ値（ＰＴＲ）は、ＯＨ挿入部１０，１１にて挿入され
て、ＮＮＩフレームとして送出される（図４の端子１２
０，１３０の信号）。
【０００９】このようにしてＮＮＩフレームとして送出
された信号は、外部からの制御により選択回路１４で一
方が選択されて出力される（図４の端子１４０の信
号）。
された信号は、外部からの制御により選択回路１４で一
方が選択されて出力される（図４の端子１４０の信
号）。
【００１０】
【発明が解決しようとする課題】このような従来の伝送
路切替方式では、対向装置にて分岐されて出力されたＮ
ＮＩフレーム信号が、２つの異なる経路を経て入力され
た場合、ＡＵポインタの値は同一であるが、伝送路に経
路長差があると信号の遅延量が異なるため、伝送路クロ
ックから装置内クロックへクロックを乗せ替えるときに
行うＡＵポインタ値付け替え処理の結果、遅延量に応じ
て異なるＡＵポインタ値を付加することになるため、図
４の端子１２０，１３０の信号のように、送出時にＮＮ
Ｉフレーム中のペイロードに収容されるＶＣの位置が異
なっている。
路切替方式では、対向装置にて分岐されて出力されたＮ
ＮＩフレーム信号が、２つの異なる経路を経て入力され
た場合、ＡＵポインタの値は同一であるが、伝送路に経
路長差があると信号の遅延量が異なるため、伝送路クロ
ックから装置内クロックへクロックを乗せ替えるときに
行うＡＵポインタ値付け替え処理の結果、遅延量に応じ
て異なるＡＵポインタ値を付加することになるため、図
４の端子１２０，１３０の信号のように、送出時にＮＮ
Ｉフレーム中のペイロードに収容されるＶＣの位置が異
なっている。
【００１１】そのため、外部からの制御により選択回路
を切り替えることで信号の切替を行う場合、切替元の信
号と切替先の信号との位相が一致せず、切替時に信号の
不連続が起こり（図４の端子１４０の信号）、下位の装
置のＮＮＩフレーム位相が変動し、フレーム同期がはず
れてハンチングを開始し、切替後のフレーム位相に対し
て同期が確立するまでの間、瞬断が生ずるという問題点
があった。
を切り替えることで信号の切替を行う場合、切替元の信
号と切替先の信号との位相が一致せず、切替時に信号の
不連続が起こり（図４の端子１４０の信号）、下位の装
置のＮＮＩフレーム位相が変動し、フレーム同期がはず
れてハンチングを開始し、切替後のフレーム位相に対し
て同期が確立するまでの間、瞬断が生ずるという問題点
があった。
【００１２】本発明の目的は、回線サービスに影響を与
えることなく、伝送路切替を行うことができる伝送路切
替方式を提供することにある。
えることなく、伝送路切替を行うことができる伝送路切
替方式を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る伝送路切替方式においては、対向装置
にて分岐され、異なる経路長を有する２つの伝送路を経
て到達した、ＣＣＩＴＴＧ．７０７，７０８，７０９に
規定されるＮＮＩフレーム信号を切替える伝送路切替方
式であって、到達した前記ＮＮＩフレーム信号を入力す
る受信インタフェース部にて、伝送路クロックから装置
内クロックへのクロックの乗せ替えに伴うＡＵポインタ
値の付け替え処理を行う際に、該ＡＵポインタ処理に必
要なエラスティックメモリに蓄えられたＶＣの読出し位
相が同じになるように制御することにより、ＮＮＩフレ
ームに固定値のＡＵポインタを付加して、２つの伝送路
の経路長差によって生ずる位相差を吸収し、一方の伝送
路の信号を他方の伝送路の信号へ無瞬断で切り替えるも
のである。
め、本発明に係る伝送路切替方式においては、対向装置
にて分岐され、異なる経路長を有する２つの伝送路を経
て到達した、ＣＣＩＴＴＧ．７０７，７０８，７０９に
規定されるＮＮＩフレーム信号を切替える伝送路切替方
式であって、到達した前記ＮＮＩフレーム信号を入力す
る受信インタフェース部にて、伝送路クロックから装置
内クロックへのクロックの乗せ替えに伴うＡＵポインタ
値の付け替え処理を行う際に、該ＡＵポインタ処理に必
要なエラスティックメモリに蓄えられたＶＣの読出し位
相が同じになるように制御することにより、ＮＮＩフレ
ームに固定値のＡＵポインタを付加して、２つの伝送路
の経路長差によって生ずる位相差を吸収し、一方の伝送
路の信号を他方の伝送路の信号へ無瞬断で切り替えるも
のである。
【００１４】また、対向装置にて２分岐された信号を異
なる経路長を有する伝送路を経てフレーム同期回路に入
力し、ＯＨ処理部にてＮＮＩフレームのＯＨの終端を行
った後、ポインタ検出部にてＶＣ−３またはＶＣ−４の
ポインタ値を読出し、エラスティックメモリにＶＣの内
容を書き込み、読出し時にポインタ値比較部により比較
された２つのポインタ値に対して、ポインタ値計算部に
て同一のポインタ値となるようなポインタ値を計算し、
ＯＨ挿入部にてそれぞれポインタ値を付加して２つの信
号の位相差を吸収するものである。
なる経路長を有する伝送路を経てフレーム同期回路に入
力し、ＯＨ処理部にてＮＮＩフレームのＯＨの終端を行
った後、ポインタ検出部にてＶＣ−３またはＶＣ−４の
ポインタ値を読出し、エラスティックメモリにＶＣの内
容を書き込み、読出し時にポインタ値比較部により比較
された２つのポインタ値に対して、ポインタ値計算部に
て同一のポインタ値となるようなポインタ値を計算し、
ＯＨ挿入部にてそれぞれポインタ値を付加して２つの信
号の位相差を吸収するものである。
【００１５】
【作用】２つのＮＮＩフレーム信号を異なる経路長の伝
送路を経て入力し、伝送路の経路長差から生ずる遅延量
を吸収し、無瞬断で回線サービスに影響を与えることな
く、伝送路切替を行う。
送路を経て入力し、伝送路の経路長差から生ずる遅延量
を吸収し、無瞬断で回線サービスに影響を与えることな
く、伝送路切替を行う。
【００１６】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例である受信インタフェー
ス部の構成を示す図である。図２は、本発明の受信イン
タフェース部における各部の信号の位相関係を示す図で
ある。
る。図１は、本発明の一実施例である受信インタフェー
ス部の構成を示す図である。図２は、本発明の受信イン
タフェース部における各部の信号の位相関係を示す図で
ある。
【００１７】図１において、対向装置にて２分岐され、
異なる経路長を有する伝送路へ出力されたＮＮＩフレー
ム信号ＤＡＴＡは、図１に示す受信インタフェース部の
フレーム同期回路１，２に入力され、ＮＮＩフレームに
対するフレーム同期がとられる（図２の端子１０，２０
の信号）。
異なる経路長を有する伝送路へ出力されたＮＮＩフレー
ム信号ＤＡＴＡは、図１に示す受信インタフェース部の
フレーム同期回路１，２に入力され、ＮＮＩフレームに
対するフレーム同期がとられる（図２の端子１０，２０
の信号）。
【００１８】さらに、２つの入力信号の到着順序を比較
する手段として、ここではＮＮＩフレームのオーバヘッ
ドであるＨ４バイトの４マルチフレームを用いることに
する。
する手段として、ここではＮＮＩフレームのオーバヘッ
ドであるＨ４バイトの４マルチフレームを用いることに
する。
【００１９】Ｈ４バイトに関しては、ＣＣＩＴＴ Ｇ．
７０９において、最大４８マルチフレームまでのマルチ
フレームのコーディングが規定されている。このＨ４バ
イトについても、フレーム同期回路１，２にてマルチフ
レーム同期がとられ、マルチフレームの先頭が検出され
る。
７０９において、最大４８マルチフレームまでのマルチ
フレームのコーディングが規定されている。このＨ４バ
イトについても、フレーム同期回路１，２にてマルチフ
レーム同期がとられ、マルチフレームの先頭が検出され
る。
【００２０】ＯＨ（オーバヘッド）終端部３，４では、
ＮＮＩフレームのオーバヘッド（ＯＨ）の終端が行わ
れ、セクショクオーバヘッドの一部であるＡＵポインタ
の値（Ｈ１，Ｈ２バイト）も読み出されて、ポインタ検
出部５，６にてＶＣ−３またはＶＣ−４（ＳＰＥ）のポ
インタ値を読み出し、ＶＣ−３またはＶＣ−４を収容し
ているペイロードの先頭（ＳＰＥ ＨＥＡＤ）の位置が
示される。
ＮＮＩフレームのオーバヘッド（ＯＨ）の終端が行わ
れ、セクショクオーバヘッドの一部であるＡＵポインタ
の値（Ｈ１，Ｈ２バイト）も読み出されて、ポインタ検
出部５，６にてＶＣ−３またはＶＣ−４（ＳＰＥ）のポ
インタ値を読み出し、ＶＣ−３またはＶＣ−４を収容し
ているペイロードの先頭（ＳＰＥ ＨＥＡＤ）の位置が
示される。
【００２１】ＶＣ−３またはＶＣ−４は、伝送路クロッ
クＣＬＫ１に同期してエラスティックメモリ７，８に書
き込まれた後（図２の端子３０，４０の信号）、装置内
クロックＣＬＫ２に同期して読出されるが、対向装置か
ら当該受信インタフェース部に到達するまでの伝送路の
経路長が異なる場合、遅延が生じＶＣ−３またはＶＣ−
４の到達する時間に差が生じる。
クＣＬＫ１に同期してエラスティックメモリ７，８に書
き込まれた後（図２の端子３０，４０の信号）、装置内
クロックＣＬＫ２に同期して読出されるが、対向装置か
ら当該受信インタフェース部に到達するまでの伝送路の
経路長が異なる場合、遅延が生じＶＣ−３またはＶＣ−
４の到達する時間に差が生じる。
【００２２】この到達時間の差を補正するために、ＯＨ
終端部３，４にて、Ｈ４バイトのマルチフレームにて２
つの信号の到着順序を検出し、エラスティックメモリ
７，８にＶＣの内容を書き込んで、読出し時にポインタ
値比較部９により比較された２つのポインタ値に対し
て、ポインタ値計算部１２にて同一のポインタ値となる
ようなポインタ値を計算し、ＯＨ挿入部１０，１１にて
それぞれポインタ値を付加して２つの信号の位相差を吸
収した後、外部からの制御により選択回路１４を切り替
えることにより、２つの信号を一方から他方へ無瞬断で
切り替える。
終端部３，４にて、Ｈ４バイトのマルチフレームにて２
つの信号の到着順序を検出し、エラスティックメモリ
７，８にＶＣの内容を書き込んで、読出し時にポインタ
値比較部９により比較された２つのポインタ値に対し
て、ポインタ値計算部１２にて同一のポインタ値となる
ようなポインタ値を計算し、ＯＨ挿入部１０，１１にて
それぞれポインタ値を付加して２つの信号の位相差を吸
収した後、外部からの制御により選択回路１４を切り替
えることにより、２つの信号を一方から他方へ無瞬断で
切り替える。
【００２３】このようにして、読み出された２つのＮＮ
Ｉフレーム信号を外部からの制御により、切替回路１４
にて一方を選択することで、２つの信号を一方から他方
へ無瞬断で切替えることが可能となる。
Ｉフレーム信号を外部からの制御により、切替回路１４
にて一方を選択することで、２つの信号を一方から他方
へ無瞬断で切替えることが可能となる。
【００２４】
【発明の効果】以上説明したように本発明は、対向装置
にて分岐された２つのＮＮＩフレーム信号を異なる経路
長の伝送路を経て入力し、伝送路の経路長差から生ずる
遅延量を吸収し、無瞬断で回線サービスに影響を与える
ことなく、伝送路切替を行うことができるという効果を
有する。
にて分岐された２つのＮＮＩフレーム信号を異なる経路
長の伝送路を経て入力し、伝送路の経路長差から生ずる
遅延量を吸収し、無瞬断で回線サービスに影響を与える
ことなく、伝送路切替を行うことができるという効果を
有する。
【図１】本発明の一実施例を示す受信インタフェース部
の構成図である。
の構成図である。
【図２】本発明の受信インタフェース部における各部の
信号の位相関係を示す図である。
信号の位相関係を示す図である。
【図３】従来の受信インタフェース部の構成を示す図で
ある。
ある。
【図４】従来の受信インタフェース部における各部の信
号の位相関係を示す図である。
号の位相関係を示す図である。
【図５】伝送路切替方式の構成図である。
１，２ フレーム同期回路 ３，４ ＯＨ終端部 ５，６ ポインタ検出部 ７，８ エラスティックメモリ ９ ポインタ値比較部 １０，１１ ＯＨ挿入部 １２ ポインタ値計算部 １４ 選択回路
Claims (2)
- 【請求項１】 対向装置にて分岐され、異なる経路長を
有する２つの伝送路を経て到達した、ＣＣＩＴＴ Ｇ．
７０７，７０８，７０９に規定されるＮＮＩフレーム信
号を切替える伝送路切替方式であって、 到達した前記ＮＮＩフレーム信号を入力する受信インタ
フェース部にて、伝送路クロックから装置内クロックへ
のクロックの乗せ替えに伴うＡＵポインタ値の付け替え
処理を行う際に、該ＡＵポインタ処理に必要なエラステ
ィックメモリに蓄えられたＶＣの読出し位相が同じにな
るように制御することにより、ＮＮＩフレームに固定値
のＡＵポインタを付加して、２つの伝送路の経路長差に
よって生ずる位相差を吸収し、一方の伝送路の信号を他
方の伝送路の信号へ無瞬断で切り替えることを特徴とす
る伝送路切替方式。 - 【請求項２】 対向装置にて２分岐された信号を異なる
経路長を有する伝送路を経てフレーム同期回路に入力
し、ＯＨ処理部にてＮＮＩフレームのＯＨの終端を行っ
た後、ポインタ検出部にてＶＣ−３またはＶＣ−４のポ
インタ値を読出し、エラスティックメモリにＶＣの内容
を書き込み、読出し時にポインタ値比較部により比較さ
れた２つのポインタ値に対して、ポインタ値計算部にて
同一のポインタ値となるようなポインタ値を計算し、Ｏ
Ｈ挿入部にてそれぞれポインタ値を付加して２つの信号
の位相差を吸収することを特徴とする請求項１に記載の
伝送路切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336341A JPH05153103A (ja) | 1991-11-26 | 1991-11-26 | 伝送路切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336341A JPH05153103A (ja) | 1991-11-26 | 1991-11-26 | 伝送路切替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05153103A true JPH05153103A (ja) | 1993-06-18 |
Family
ID=18298121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3336341A Pending JPH05153103A (ja) | 1991-11-26 | 1991-11-26 | 伝送路切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05153103A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644567A (en) * | 1994-08-03 | 1997-07-01 | Fujitsu Limited | Line switching method and line switching apparatus |
| US5825821A (en) * | 1995-03-10 | 1998-10-20 | Nec Corporation | Hitless switch device and method of switching between different paths |
| US5870403A (en) * | 1996-05-30 | 1999-02-09 | Fujitsu Limited | Apparatus and a method for establishing signal synchronization between lines |
-
1991
- 1991-11-26 JP JP3336341A patent/JPH05153103A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644567A (en) * | 1994-08-03 | 1997-07-01 | Fujitsu Limited | Line switching method and line switching apparatus |
| US5825821A (en) * | 1995-03-10 | 1998-10-20 | Nec Corporation | Hitless switch device and method of switching between different paths |
| US5870403A (en) * | 1996-05-30 | 1999-02-09 | Fujitsu Limited | Apparatus and a method for establishing signal synchronization between lines |
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