JPH05157802A - 半導体テスト装置 - Google Patents
半導体テスト装置Info
- Publication number
- JPH05157802A JPH05157802A JP3349721A JP34972191A JPH05157802A JP H05157802 A JPH05157802 A JP H05157802A JP 3349721 A JP3349721 A JP 3349721A JP 34972191 A JP34972191 A JP 34972191A JP H05157802 A JPH05157802 A JP H05157802A
- Authority
- JP
- Japan
- Prior art keywords
- test
- signals
- data
- expected value
- comparators
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 同一デバイスでデータ内容が異なるマスクＲ
ＯＭ等の場合についてもステーション間で同時測定が可
能なＲＯＭデバイスのテスト装置を得る。 【構成】 テストステーション２ａ〜２ｎに応じてＲＯ
Ｍデータメモリ５ａ〜５ｎをそれぞれ設け、入力データ
信号８ａ〜８ｎをそれぞれ対応するＤＵＴ１１ａ〜１１
ｎに入力するように構成する。
ＯＭ等の場合についてもステーション間で同時測定が可
能なＲＯＭデバイスのテスト装置を得る。 【構成】 テストステーション２ａ〜２ｎに応じてＲＯ
Ｍデータメモリ５ａ〜５ｎをそれぞれ設け、入力データ
信号８ａ〜８ｎをそれぞれ対応するＤＵＴ１１ａ〜１１
ｎに入力するように構成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体テスト装置に関
し、特にＲＯＭデバイスの電気的特性試験に使用する半
導体テスト装置の改良に関するものである。
し、特にＲＯＭデバイスの電気的特性試験に使用する半
導体テスト装置の改良に関するものである。
【０００２】
【従来の技術】図２は従来のＲＯＭデバイスの電気的特
性試験に用いる半導体テスト装置の、入力データと期待
値データを発生する回路を中心としたブロック図であ
る。図において、１はテスタ本体、２ａ〜２ｎはｎ個の
テストステーションである。そしてテスタ本体１は各テ
ストステーション２ａ〜２ｎに共通な信号を処理する部
分であり、アドレス情報を発生するパターン発生器３，
前記アドレス情報を受けて被測定デバイス（以下、ＤＵ
Ｔと記す）１１ａ〜１１ｎへ印加するアドレス信号７を
生成するアドレスフォーマッタ４，前記アドレス情報を
受けてデータ情報を発生するためのＲＯＭデータメモリ
５，前記データ情報を受けてドライバ／コンパレータ１
０ａ〜１０ｎのドライバ部を介してＤＵＴ１１ａ〜１１
ｎに印加する入力データ信号８を生成し、また、ドライ
バ／コンパレータ１０ａ〜１０ｂの各コンパレータ部へ
の期待値信号９を生成するデータフォーマッタ６等から
構成される。
性試験に用いる半導体テスト装置の、入力データと期待
値データを発生する回路を中心としたブロック図であ
る。図において、１はテスタ本体、２ａ〜２ｎはｎ個の
テストステーションである。そしてテスタ本体１は各テ
ストステーション２ａ〜２ｎに共通な信号を処理する部
分であり、アドレス情報を発生するパターン発生器３，
前記アドレス情報を受けて被測定デバイス（以下、ＤＵ
Ｔと記す）１１ａ〜１１ｎへ印加するアドレス信号７を
生成するアドレスフォーマッタ４，前記アドレス情報を
受けてデータ情報を発生するためのＲＯＭデータメモリ
５，前記データ情報を受けてドライバ／コンパレータ１
０ａ〜１０ｎのドライバ部を介してＤＵＴ１１ａ〜１１
ｎに印加する入力データ信号８を生成し、また、ドライ
バ／コンパレータ１０ａ〜１０ｂの各コンパレータ部へ
の期待値信号９を生成するデータフォーマッタ６等から
構成される。
【０００３】またテストステーション２ａ〜２ｎはそれ
ぞれ複数個のＤＵＴ１１ａ〜１１ｎへ入力信号を供給
し、またＤＵＴ１１ａ〜１１ｎからの出力信号を期待値
データと比較するためのドライバ／コンパレーシタ１０
ａ〜１０ｂ等から構成される。
ぞれ複数個のＤＵＴ１１ａ〜１１ｎへ入力信号を供給
し、またＤＵＴ１１ａ〜１１ｎからの出力信号を期待値
データと比較するためのドライバ／コンパレーシタ１０
ａ〜１０ｂ等から構成される。
【０００４】次に動作について説明する。パターン発生
器３で発生されたアドレス情報を受け、アドレスフォー
マッタ４にて所定の形に整形され、アドレス信号７とな
って出力される。そしてこのアドレス信号７はテスタ本
体１からテストステーション２ａ〜２ｎの各ドライバ／
コンパレータ１０ａ〜１０ｎのドライバ部に入力されア
ドレス信号線１２ａ〜１２ｎを通って、ＤＵＴ１１ａ〜
１１ｎの図示しないアドレスピンに印加され、ＤＵＴ１
１ａ〜１１ｎの所定のアドレスが選択される。
器３で発生されたアドレス情報を受け、アドレスフォー
マッタ４にて所定の形に整形され、アドレス信号７とな
って出力される。そしてこのアドレス信号７はテスタ本
体１からテストステーション２ａ〜２ｎの各ドライバ／
コンパレータ１０ａ〜１０ｎのドライバ部に入力されア
ドレス信号線１２ａ〜１２ｎを通って、ＤＵＴ１１ａ〜
１１ｎの図示しないアドレスピンに印加され、ＤＵＴ１
１ａ〜１１ｎの所定のアドレスが選択される。
【０００５】一方、ＲＯＭデータメモリ５ではアドレス
情報を受けて所定の入力データを出力し、データフォー
マッタ６にて整形され、入力データ信号８としてＤＵＴ
１１ａ〜１１ｎの選択されたアドレスに入力される。そ
してＤＵＴ１１ａ〜１１ｎのデータピンからから、この
入力データ信号７に対応したデータが出力され、データ
信号線１３ａ〜１３ｎを介してドライバ／コンパレータ
１０ａ〜１０ｎのコンパレータ部に伝わり、このとき同
時に上記パターン発生器３の前記アドレス情報に対応し
た期待値データがＲＯＭデータメモリ５で発生され、デ
ータフォーマッタ６にて整形されて期待値信号９として
出力され、これがテストステーション２ａ〜２ｎの各ド
ライバ／コンパレータ１０ａ〜１０ｎのコンパレータ部
に伝わり、ここで上記データ信号線１３ａ〜１３ｎから
の信号と比較され、信号の一致，不一致が判定され、製
品の良，不良が選別される。以上の処理を全アドレスの
全データについて繰り返し、ＲＯＭの電気的特性試験が
行われる。
情報を受けて所定の入力データを出力し、データフォー
マッタ６にて整形され、入力データ信号８としてＤＵＴ
１１ａ〜１１ｎの選択されたアドレスに入力される。そ
してＤＵＴ１１ａ〜１１ｎのデータピンからから、この
入力データ信号７に対応したデータが出力され、データ
信号線１３ａ〜１３ｎを介してドライバ／コンパレータ
１０ａ〜１０ｎのコンパレータ部に伝わり、このとき同
時に上記パターン発生器３の前記アドレス情報に対応し
た期待値データがＲＯＭデータメモリ５で発生され、デ
ータフォーマッタ６にて整形されて期待値信号９として
出力され、これがテストステーション２ａ〜２ｎの各ド
ライバ／コンパレータ１０ａ〜１０ｎのコンパレータ部
に伝わり、ここで上記データ信号線１３ａ〜１３ｎから
の信号と比較され、信号の一致，不一致が判定され、製
品の良，不良が選別される。以上の処理を全アドレスの
全データについて繰り返し、ＲＯＭの電気的特性試験が
行われる。
【０００６】上記構成においてテストステーション２ａ
〜２ｎはＤＵＴの同時測定数を増加させてテスト処理能
力を向上させるために複数個存在し、通常はテスタ本体
１から同一のアドレス信号７及び入力データ信号８が並
列に供給される場合が多い。
〜２ｎはＤＵＴの同時測定数を増加させてテスト処理能
力を向上させるために複数個存在し、通常はテスタ本体
１から同一のアドレス信号７及び入力データ信号８が並
列に供給される場合が多い。
【０００７】
【発明が解決しようとする課題】従来の半導体テスト装
置は以上のように構成されており、マスクＲＯＭ等の場
合にはそのデータ内容がランダムで、かつ客先対応で異
なるため、ＤＵＴのビット容量と同一サイズ以上のＲＯ
Ｍデータメモリが必要となるが、従来のテスト装置はＲ
ＯＭデータメモリを１式しか持っていないので、同一品
種であってもＲＯＭデータが異なるときにはステーショ
ン間同時測定が不可能であり、テスト処理能力が低下す
るという問題点があった。
置は以上のように構成されており、マスクＲＯＭ等の場
合にはそのデータ内容がランダムで、かつ客先対応で異
なるため、ＤＵＴのビット容量と同一サイズ以上のＲＯ
Ｍデータメモリが必要となるが、従来のテスト装置はＲ
ＯＭデータメモリを１式しか持っていないので、同一品
種であってもＲＯＭデータが異なるときにはステーショ
ン間同時測定が不可能であり、テスト処理能力が低下す
るという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、マスクＲＯＭ等で同一品種で異
なるＲＯＭデータの場合に対してもステーション間同時
測定を行うことができる半導体テスト装置を得ることを
目的とする。
ためになされたもので、マスクＲＯＭ等で同一品種で異
なるＲＯＭデータの場合に対してもステーション間同時
測定を行うことができる半導体テスト装置を得ることを
目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体テ
スト装置は、複数の被測定半導体装置に応じたそれぞれ
内容の異なる試験信号を出力するとともに、それぞれの
試験信号に応じた期待値信号を出力する複数の試験・期
待値信号出力手段と、上記複数の被測定半導体装置に応
じてそれぞれ設けられ、上記該試験・期待値信号出力手
段の出力する上記期待値信号と、上記被測定半導体装置
からの応答出力とを比較する比較手段とを備えたもので
ある。
スト装置は、複数の被測定半導体装置に応じたそれぞれ
内容の異なる試験信号を出力するとともに、それぞれの
試験信号に応じた期待値信号を出力する複数の試験・期
待値信号出力手段と、上記複数の被測定半導体装置に応
じてそれぞれ設けられ、上記該試験・期待値信号出力手
段の出力する上記期待値信号と、上記被測定半導体装置
からの応答出力とを比較する比較手段とを備えたもので
ある。
【００１０】
【作用】この発明においては、データ内容の異なるマス
クＲＯＭ等の被測定半導体装置毎に、試験信号を出力す
るとともにそれぞれの試験信号に応じた期待値信号を出
力する複数の試験・期待値信号出力手段を設け、さらに
被測定半導体装置毎に設けられた比較手段にて上記該試
験・期待値信号出力手段の出力する上記期待値信号と上
記被測定半導体装置からの応答出力とを比較するように
したから、同一品種で異なるＲＯＭデータ内容を有する
被測定半導体装置に対してもステーション間で同時測定
ができ、テスト処理能力を向上させることができる。
クＲＯＭ等の被測定半導体装置毎に、試験信号を出力す
るとともにそれぞれの試験信号に応じた期待値信号を出
力する複数の試験・期待値信号出力手段を設け、さらに
被測定半導体装置毎に設けられた比較手段にて上記該試
験・期待値信号出力手段の出力する上記期待値信号と上
記被測定半導体装置からの応答出力とを比較するように
したから、同一品種で異なるＲＯＭデータ内容を有する
被測定半導体装置に対してもステーション間で同時測定
ができ、テスト処理能力を向上させることができる。
【００１１】
【実施例】以下、この発明の一実施例による半導体テス
ト装置を図について説明する。図１において、図２と同
一符号は同一または相当部分を示し、５ａ〜５ｎはＲＯ
Ｍデータメモリ、６ａ〜６ｎはＲＯＭデータメモリ５ａ
〜５ｎに対応して設けられたデータフォーマット、８ａ
〜８ｎは入力データ信号、９ａ〜９ｎは期待値信号であ
る。本発明では、アドレス情報の伝達及びアドレス情報
による入力データ信号発生の原理は従来例と同じである
が、ＲＯＭデータメモリ以降の信号の流れをテストステ
ーション別に分離したことが従来例と異なる。
ト装置を図について説明する。図１において、図２と同
一符号は同一または相当部分を示し、５ａ〜５ｎはＲＯ
Ｍデータメモリ、６ａ〜６ｎはＲＯＭデータメモリ５ａ
〜５ｎに対応して設けられたデータフォーマット、８ａ
〜８ｎは入力データ信号、９ａ〜９ｎは期待値信号であ
る。本発明では、アドレス情報の伝達及びアドレス情報
による入力データ信号発生の原理は従来例と同じである
が、ＲＯＭデータメモリ以降の信号の流れをテストステ
ーション別に分離したことが従来例と異なる。
【００１２】次に動作について説明する。まずテスタ本
体１のパターン発生器３よりアドレス情報が発生され、
アドレスフォーマッタ７にて所定のフォーマットに整形
されてアドレス信号７となり、テストステーション２ａ
〜２ｎの各ドライバ／コンパレータ１０ａ〜１０ｎのド
ライバ部に印加され、アドレス信号線１２ａ〜１２ｎを
介してＤＵＴ１１ａ〜１１ｎの所定のアドレスが選択さ
れる。
体１のパターン発生器３よりアドレス情報が発生され、
アドレスフォーマッタ７にて所定のフォーマットに整形
されてアドレス信号７となり、テストステーション２ａ
〜２ｎの各ドライバ／コンパレータ１０ａ〜１０ｎのド
ライバ部に印加され、アドレス信号線１２ａ〜１２ｎを
介してＤＵＴ１１ａ〜１１ｎの所定のアドレスが選択さ
れる。
【００１３】一方、ＲＯＭデータメモリ５ａ〜５ｎはパ
ターン発生器３からアドレス情報を受けてそれぞれ異な
る所定の入力データを出力し、データフォーマッタ６ａ
〜６ｎにて整形され、入力データ信号８ａ〜８ｎとして
テスタ本体１から出力され、テストステーション２ａ〜
２ｎの各ドライバコンパレータ１０ａ〜１０ｎのドライ
バ部に印加され、アドレス信号線１２ａ〜１２ｎを通っ
て、ＤＵＴ１１ａ〜１１ｎの選択されたアドレスに入力
される。
ターン発生器３からアドレス情報を受けてそれぞれ異な
る所定の入力データを出力し、データフォーマッタ６ａ
〜６ｎにて整形され、入力データ信号８ａ〜８ｎとして
テスタ本体１から出力され、テストステーション２ａ〜
２ｎの各ドライバコンパレータ１０ａ〜１０ｎのドライ
バ部に印加され、アドレス信号線１２ａ〜１２ｎを通っ
て、ＤＵＴ１１ａ〜１１ｎの選択されたアドレスに入力
される。
【００１４】そしてＤＵＴ１１ａ〜１１ｎからは入力デ
ータ信号８ａ〜８ｎに応じた出力がデータ信号線１３ａ
〜１３ｎを介してドライバ／コンパレータ１０ａ〜１０
ｎのコンパレータ部に入力される。
ータ信号８ａ〜８ｎに応じた出力がデータ信号線１３ａ
〜１３ｎを介してドライバ／コンパレータ１０ａ〜１０
ｎのコンパレータ部に入力される。
【００１５】このとき、ＲＯＭデータメモリ５ａ〜５ｎ
はそれぞれ異なる所定の期待値データを発生しており、
それぞれデータフォーマッタ６ａ〜６ｎにて整形されて
期待値信号９ａ〜９ｎとして出力され、これがテストス
テーション２ａ〜２ｎの各ドライバ／コンパレータ１０
ａ〜１０ｎのコンパレータ部に伝わり、ここで上記デー
タ信号線１３ａ〜１３ｎからの信号と比較され、信号の
一致，不一致が判定され、製品の良，不良の選別が行わ
れる。以上の処理をＤＵＴの全アドレスの全データにつ
いて繰り返し、ＲＯＭの電気的特性試験が行われる。
はそれぞれ異なる所定の期待値データを発生しており、
それぞれデータフォーマッタ６ａ〜６ｎにて整形されて
期待値信号９ａ〜９ｎとして出力され、これがテストス
テーション２ａ〜２ｎの各ドライバ／コンパレータ１０
ａ〜１０ｎのコンパレータ部に伝わり、ここで上記デー
タ信号線１３ａ〜１３ｎからの信号と比較され、信号の
一致，不一致が判定され、製品の良，不良の選別が行わ
れる。以上の処理をＤＵＴの全アドレスの全データにつ
いて繰り返し、ＲＯＭの電気的特性試験が行われる。
【００１６】このように本実施例によれば、テストステ
ーション２ａ〜２ｎの個数に応じてＲＯＭデータメモリ
５ａ〜５ｎを設け、入力データ信号８ａ〜８ｎをそれぞ
れ対応するＤＵＴ１１ａ〜１１ｎに入力するようにした
から、ＤＵＴとして同一品種で異なるデータ内容を有す
るマスクＲＯＭ等を試験する場合にもそのデータ内容に
応じた入力データを同時に発生させることができ、従っ
てテストステーション間において同時に複数のＤＵＴを
試験することができ、テスト処理能力の向上を図ること
ができる。
ーション２ａ〜２ｎの個数に応じてＲＯＭデータメモリ
５ａ〜５ｎを設け、入力データ信号８ａ〜８ｎをそれぞ
れ対応するＤＵＴ１１ａ〜１１ｎに入力するようにした
から、ＤＵＴとして同一品種で異なるデータ内容を有す
るマスクＲＯＭ等を試験する場合にもそのデータ内容に
応じた入力データを同時に発生させることができ、従っ
てテストステーション間において同時に複数のＤＵＴを
試験することができ、テスト処理能力の向上を図ること
ができる。
【００１７】
【発明の効果】以上のように、この発明に係る半導体テ
スト装置によれば、データ内容の異なるマスクＲＯＭ等
の被測定半導体装置毎に、試験信号を出力するとともに
それぞれの試験信号に応じた期待値信号を出力する複数
の試験・期待値信号出力手段を設け、さらに被測定半導
体装置毎に設けられた比較手段にて上記該試験・期待値
信号出力手段の出力する上記期待値信号と上記被測定半
導体装置からの応答出力とを比較するようにしたので、
同一品種で異なるＲＯＭデータ内容を有する被測定半導
体装置に対してもステーション間で同時測定ができ、テ
スト処理能力の向上を図ることができるという効果があ
る。
スト装置によれば、データ内容の異なるマスクＲＯＭ等
の被測定半導体装置毎に、試験信号を出力するとともに
それぞれの試験信号に応じた期待値信号を出力する複数
の試験・期待値信号出力手段を設け、さらに被測定半導
体装置毎に設けられた比較手段にて上記該試験・期待値
信号出力手段の出力する上記期待値信号と上記被測定半
導体装置からの応答出力とを比較するようにしたので、
同一品種で異なるＲＯＭデータ内容を有する被測定半導
体装置に対してもステーション間で同時測定ができ、テ
スト処理能力の向上を図ることができるという効果があ
る。
【図１】この発明の一実施例による半導体テスト装置の
入力データと期待値データを発生する回路を中心とした
ブロック図。
入力データと期待値データを発生する回路を中心とした
ブロック図。
【図２】従来の半導体テスト装置の入力データと期待値
データを発生する回路を中心としたブロック図。
データを発生する回路を中心としたブロック図。
１ テスタ本体 ２ａ〜２ｎ テストステーション ５ａ〜５ｎ ＲＯＭデータメモリ ６ａ〜６ｎ データフォーマッタ ８ａ〜８ｎ 入力データ信号 ９ａ〜９ｎ 期待値信号 １１ａ〜１１ｎ ＤＵＴ
Claims (1)
- 【請求項１】 試験プログラムに基づいて所定の試験信
号を複数の被測定半導体装置に与え、その応答出力と期
待値と比較して良否判定を行う半導体テスト装置におい
て、 複数の被測定半導体装置に応じたそれぞれ内容の異なる
試験信号を出力するとともに、それぞれの試験信号に応
じた期待値信号を出力する複数の試験・期待値信号出力
手段と、 上記複数の被測定半導体装置に応じてそれぞれ設けら
れ、上記該試験・期待値信号出力手段の出力する上記期
待値信号と、上記被測定半導体装置からの応答出力とを
比較する比較手段とを備えたことを特徴とする半導体テ
スト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349721A JPH05157802A (ja) | 1991-12-06 | 1991-12-06 | 半導体テスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349721A JPH05157802A (ja) | 1991-12-06 | 1991-12-06 | 半導体テスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05157802A true JPH05157802A (ja) | 1993-06-25 |
Family
ID=18405655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3349721A Pending JPH05157802A (ja) | 1991-12-06 | 1991-12-06 | 半導体テスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05157802A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001091598A (ja) * | 1999-09-28 | 2001-04-06 | Advantest Corp | 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置 |
| WO2003052767A1 (en) * | 2001-11-15 | 2003-06-26 | Advantest Corporation | Semiconductor testing apparatus |
| JP2011187120A (ja) * | 2010-03-08 | 2011-09-22 | Fujitsu Semiconductor Ltd | 半導体集積回路の試験装置、試験方法、及びプログラム |
-
1991
- 1991-12-06 JP JP3349721A patent/JPH05157802A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001091598A (ja) * | 1999-09-28 | 2001-04-06 | Advantest Corp | 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置 |
| WO2003052767A1 (en) * | 2001-11-15 | 2003-06-26 | Advantest Corporation | Semiconductor testing apparatus |
| US7257753B2 (en) | 2001-11-15 | 2007-08-14 | Advantest Corporation | Semiconductor testing apparatus |
| JP2011187120A (ja) * | 2010-03-08 | 2011-09-22 | Fujitsu Semiconductor Ltd | 半導体集積回路の試験装置、試験方法、及びプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7528623B2 (en) | Distributing data among test boards to determine test parameters | |
| US6731125B2 (en) | Multi-channel semiconductor test system | |
| JPH05157802A (ja) | 半導体テスト装置 | |
| JPH0519028A (ja) | 論理回路試験装置および論理回路の試験方法 | |
| JPH0145034B2 (ja) | ||
| JPH11211793A (ja) | Ｉｃ試験装置 | |
| US8093919B2 (en) | Test circuit, method, and semiconductor device | |
| US6541791B2 (en) | Method and system for semiconductor die testing | |
| JP2000221242A (ja) | 半導体試験装置 | |
| JPH11311661A (ja) | 半導体装置試験システムおよび半導体装置試験方法 | |
| JPH102937A (ja) | Ｉｃ試験装置 | |
| US6885961B2 (en) | Hybrid tester architecture | |
| KR100750397B1 (ko) | 웨이퍼 검사장치의 멀티 테스트 구현시스템 | |
| JP2002286800A (ja) | 半導体試験装置 | |
| JP3594137B2 (ja) | Ｉｃテスタ | |
| JP2000097994A (ja) | 半導体試験装置 | |
| KR0177987B1 (ko) | 복수 개의 반도체 칩 테스트 방법 | |
| JPH04270978A (ja) | Ｉｃテスタ | |
| JP3070439U (ja) | 半導体試験装置 | |
| JPS5979497A (ja) | メモリテスタ | |
| JPS587573A (ja) | Ｉｃ試験方法 | |
| JPH10275835A (ja) | ウエハ検査装置 | |
| JP2003004804A (ja) | 半導体集積回路用テスト装置 | |
| JPH03267779A (ja) | 集積回路試験装置 | |
| JP2001183427A (ja) | 半導体デバイスのテスト装置 |