JPH04270978A - Ｉｃテスタ - Google Patents
ＩｃテスタInfo
- Publication number
- JPH04270978A JPH04270978A JP3032652A JP3265291A JPH04270978A JP H04270978 A JPH04270978 A JP H04270978A JP 3032652 A JP3032652 A JP 3032652A JP 3265291 A JP3265291 A JP 3265291A JP H04270978 A JPH04270978 A JP H04270978A
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- JP
- Japan
- Prior art keywords
- dut
- comparator
- output
- waveform
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路（以
下ＩＣという）の電気的特性を検査する試験装置（以下
ＩＣテスタという）の構造のうち判定回路に関するもの
である。
下ＩＣという）の電気的特性を検査する試験装置（以下
ＩＣテスタという）の構造のうち判定回路に関するもの
である。
【０００２】
【従来の技術】図２は従来のＩＣテスタの部分ブロック
図と被測定デバイス（以下ＤＵＴという）との接続を示
す図であり、図において１ａはパターンメモリ、２はド
ライバ、３ａはコンパレータ、４はＤＵＴである。パタ
ーンメモリ１ａ、ドライバ２、及びコンパレータ３ａの
組は通常ＤＵＴのピン数分必要とする。ドライバ２とコ
ンパレータ３ａはピンエレクトロニクスカード（図示せ
ず）に収納されている。
図と被測定デバイス（以下ＤＵＴという）との接続を示
す図であり、図において１ａはパターンメモリ、２はド
ライバ、３ａはコンパレータ、４はＤＵＴである。パタ
ーンメモリ１ａ、ドライバ２、及びコンパレータ３ａの
組は通常ＤＵＴのピン数分必要とする。ドライバ２とコ
ンパレータ３ａはピンエレクトロニクスカード（図示せ
ず）に収納されている。
【０００３】次に動作について説明する。ＤＵＴ４の機
能テストを行なうに当り、ＩＣテスタ本体（図示せず）
にテスタピン（図示せず）数分だけ内蔵されたパターン
メモリ１ａのうちＤＵＴ４の入力ピンに相当するパター
ンメモリ１ａから入力パターン波形がドライバ２に供給
される。ドライバ２により波形整形された入力パターン
波形はＤＵＴ４の入力ピンに供給される。入力パターン
波形をＤＵＴ４の入力ピンに供給することによりＤＵＴ
４の出力ピンから出力波形が出力される。ＤＵＴ４から
の出力波形は、そのピンに相当するパターンメモリ１ａ
からの期待波形と共にコンパレータ３ａに供給され、Ｄ
ＵＴ４が良品であるか否かと判定する。
能テストを行なうに当り、ＩＣテスタ本体（図示せず）
にテスタピン（図示せず）数分だけ内蔵されたパターン
メモリ１ａのうちＤＵＴ４の入力ピンに相当するパター
ンメモリ１ａから入力パターン波形がドライバ２に供給
される。ドライバ２により波形整形された入力パターン
波形はＤＵＴ４の入力ピンに供給される。入力パターン
波形をＤＵＴ４の入力ピンに供給することによりＤＵＴ
４の出力ピンから出力波形が出力される。ＤＵＴ４から
の出力波形は、そのピンに相当するパターンメモリ１ａ
からの期待波形と共にコンパレータ３ａに供給され、Ｄ
ＵＴ４が良品であるか否かと判定する。
【０００４】
【発明が解決しようとする課題】従来のＩＣテスタは以
上のように構成されているのでパターンメモリ、ドライ
バ、及びコンパレータの組を少なくともＤＵＴのピン数
分を備えていなければならず、またドライバ、及びコン
パレータはＤＵＴの近くに設置されるテストヘッドに収
納されている為、ＤＵＴのピン数が増加すると、テスト
ヘッドの大型化、大電力が必要となり、発熱量が大きく
、ＩＣテスタの価格が高価になるなどの問題点があった
。
上のように構成されているのでパターンメモリ、ドライ
バ、及びコンパレータの組を少なくともＤＵＴのピン数
分を備えていなければならず、またドライバ、及びコン
パレータはＤＵＴの近くに設置されるテストヘッドに収
納されている為、ＤＵＴのピン数が増加すると、テスト
ヘッドの大型化、大電力が必要となり、発熱量が大きく
、ＩＣテスタの価格が高価になるなどの問題点があった
。
【０００５】この発明は上記のような問題点を解消する
為になされたもので、テストヘッドの小型化、省電力化
、省発熱量化、低価格化を図れるとともに、ハンドラ、
プローバなどの周辺機器との接続も容易にすることので
きるＩＣテスタを得ることを目的とする。
為になされたもので、テストヘッドの小型化、省電力化
、省発熱量化、低価格化を図れるとともに、ハンドラ、
プローバなどの周辺機器との接続も容易にすることので
きるＩＣテスタを得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明におけるＩＣテ
スタはドライバとコンパレータの組をＤＵＴの入力ピン
または入出力ピンに接続し、ＤＵＴの出力ピンはマルチ
プレクサを介して、出力ピン専用のピンエレクトロニク
スカードのコンパレータへ接続する。また、メモリパタ
ーンのうち期待専用のメモリパターンも、マルチプレク
サを介して出力ピン専用のピンエレクトロニクスカード
へ接続する。
スタはドライバとコンパレータの組をＤＵＴの入力ピン
または入出力ピンに接続し、ＤＵＴの出力ピンはマルチ
プレクサを介して、出力ピン専用のピンエレクトロニク
スカードのコンパレータへ接続する。また、メモリパタ
ーンのうち期待専用のメモリパターンも、マルチプレク
サを介して出力ピン専用のピンエレクトロニクスカード
へ接続する。
【０００７】
【作用】この発明にかかわるＩＣテスタは、ＤＵＴのピ
ンのうち約半分のピンは出力ピンであることに鑑み、ド
ライバ数の増設をおさえ、かつ１個のコンパレータをＤ
ＵＴの各出力ピンに切り換えて使用することによりコン
パレータ数の増設をおさえる。
ンのうち約半分のピンは出力ピンであることに鑑み、ド
ライバ数の増設をおさえ、かつ１個のコンパレータをＤ
ＵＴの各出力ピンに切り換えて使用することによりコン
パレータ数の増設をおさえる。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図において、１ａ、２、３ａ、４は図
２の従来例において示した１ａ、２、３ａ、４と同様で
あるため、その説明を省略する。１ｂはパターンメモリ
である。 パターンメモリ１ａは入力波形用及び期待値用でパター
ンメモリ１ｂは期待値用であり、その構造はパターンメ
モリ１ａと同一である。３ｂはピンエレクトロニクスカ
ード内のコンパレータであり、当ピンエレクトロニクス
カードはＤＵＴ４ の出力ピン専用である為、ドライバ
を設ける必要はない。
ついて説明する。図において、１ａ、２、３ａ、４は図
２の従来例において示した１ａ、２、３ａ、４と同様で
あるため、その説明を省略する。１ｂはパターンメモリ
である。 パターンメモリ１ａは入力波形用及び期待値用でパター
ンメモリ１ｂは期待値用であり、その構造はパターンメ
モリ１ａと同一である。３ｂはピンエレクトロニクスカ
ード内のコンパレータであり、当ピンエレクトロニクス
カードはＤＵＴ４ の出力ピン専用である為、ドライバ
を設ける必要はない。
【０００９】５はパターンメモリ１ｂからの期待値パタ
ーンを１本選択しコンパレータ３ｂへ送り、使用する全
パターンメモリ１ｂを順次選択するマルチプレクサであ
る。６はＤＵＴ４からの出力波形を１本選択しコンパレ
ータ３ｂへ送り、ＤＵＴ４の全出力ピンを順次選択する
マルチプレクサである。
ーンを１本選択しコンパレータ３ｂへ送り、使用する全
パターンメモリ１ｂを順次選択するマルチプレクサであ
る。６はＤＵＴ４からの出力波形を１本選択しコンパレ
ータ３ｂへ送り、ＤＵＴ４の全出力ピンを順次選択する
マルチプレクサである。
【００１０】次に動作について説明する。ＤＵＴ４の入
力ピンに接続されたメモリパターン１ａから、入力パタ
ーン波形がドライバ２により波形整形されてＤＵＴ４の
入力ピンに供給される。ＤＵＴ４の入力ピンに入力パタ
ーン波形が供給されるとＤＵＴ４の出力ピンから出力波
形が出力され、その出力ピンに接続されたコンパレータ
３ａおよび、マルチプレクサ６へ供給される。コンパレ
ータ３ａへ供給されたＤＵＴ４の出力波形はパターンメ
モリ１ａからの期待値パターンと比較されＤＵＴ４が良
品か否かを判定する。
力ピンに接続されたメモリパターン１ａから、入力パタ
ーン波形がドライバ２により波形整形されてＤＵＴ４の
入力ピンに供給される。ＤＵＴ４の入力ピンに入力パタ
ーン波形が供給されるとＤＵＴ４の出力ピンから出力波
形が出力され、その出力ピンに接続されたコンパレータ
３ａおよび、マルチプレクサ６へ供給される。コンパレ
ータ３ａへ供給されたＤＵＴ４の出力波形はパターンメ
モリ１ａからの期待値パターンと比較されＤＵＴ４が良
品か否かを判定する。
【００１１】一方、マルチプレクサ６へ供給されたＤＵ
Ｔ４の出力波形のうちの１本がマルチプレクサ６により
選択されコンパレータ３ｂへ供給され、マルチプレクサ
５により選択されたパターンメモリ１ｂからの期待値パ
ターンのうちの１本と比較されＤＵＴ４が良品か否か判
定する。次にマルチプレクサ５及びマルチプレクサ６を
切り換えてＤＵＴ４の、次の出力ピンをテストする。同
様に順次切り換えて、ＤＵＴ４の全出力ピンについてテ
ストする。
Ｔ４の出力波形のうちの１本がマルチプレクサ６により
選択されコンパレータ３ｂへ供給され、マルチプレクサ
５により選択されたパターンメモリ１ｂからの期待値パ
ターンのうちの１本と比較されＤＵＴ４が良品か否か判
定する。次にマルチプレクサ５及びマルチプレクサ６を
切り換えてＤＵＴ４の、次の出力ピンをテストする。同
様に順次切り換えて、ＤＵＴ４の全出力ピンについてテ
ストする。
【００１２】実施例２．なお上記実施例ではマルチプレ
クサ５及び６を切り換えるごとに全テストパターンを走
らせてテストし、順次マルチプレクサ５及び６を切り換
えるものを示したが、マルチプレクサ５及び６にパラレ
ルシリアル変換機能をもたせ、パターンの１ベクタごと
に全出力ピンを時分割的に選択してテストし、同様に全
ベクタについてテストしてもよい。
クサ５及び６を切り換えるごとに全テストパターンを走
らせてテストし、順次マルチプレクサ５及び６を切り換
えるものを示したが、マルチプレクサ５及び６にパラレ
ルシリアル変換機能をもたせ、パターンの１ベクタごと
に全出力ピンを時分割的に選択してテストし、同様に全
ベクタについてテストしてもよい。
【００１３】実施例３．また、上記実施例は機能テスト
系について説明したが、パラメータ系のテスト回路にも
適用でき、図１のコンパレータ３ｂに代えて、電圧計、
電流計、周波数カウンタなどを備えてもよい。
系について説明したが、パラメータ系のテスト回路にも
適用でき、図１のコンパレータ３ｂに代えて、電圧計、
電流計、周波数カウンタなどを備えてもよい。
【００１４】
【発明の効果】以上のように、この発明によれば１つの
コンパレータでＤＵＴの多数の出力ピンに対応できるよ
うにしたので、ＩＣテスタのヘッド部分を小型化でき、
消費電力を少なくし、発熱量も少なくできるとともに、
ＩＣテスタの価格を低減することもできる。
コンパレータでＤＵＴの多数の出力ピンに対応できるよ
うにしたので、ＩＣテスタのヘッド部分を小型化でき、
消費電力を少なくし、発熱量も少なくできるとともに、
ＩＣテスタの価格を低減することもできる。
【００１５】また、同一のコンパレータ、または測定系
でテストする為、ＤＵＴの各出力ピンを全くバラツキの
ない条件でテストできる効果も奏する。
でテストする為、ＤＵＴの各出力ピンを全くバラツキの
ない条件でテストできる効果も奏する。
【図１】この発明の一実施例によるＩＣテスタのテスト
回路の一部とＤＵＴの接続を示す説明図である。
回路の一部とＤＵＴの接続を示す説明図である。
【図２】従来のＩＣテスタのテスト回路の一部とＤＵＴ
の接続を示す説明図である。
の接続を示す説明図である。
１ａ パターンメモリ
１ｂ パターンメモリ
２ ドライバ
３ａ コンパレータ
４ ＤＵＴ
５ マルチプレクサ
６ マルチプレクサ
Claims (1)
- 【請求項１】 半導体集積回路の電気的特性を検査す
る試験装置において、１ピン分、または極く少ないピン
数分の判定回路を、多数の期待値パターンメモリ及び被
測定デバイスの出力ピンに順次切り換えて検査できるよ
うにしたＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032652A JPH04270978A (ja) | 1991-02-27 | 1991-02-27 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032652A JPH04270978A (ja) | 1991-02-27 | 1991-02-27 | Ｉｃテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04270978A true JPH04270978A (ja) | 1992-09-28 |
Family
ID=12364798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032652A Pending JPH04270978A (ja) | 1991-02-27 | 1991-02-27 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04270978A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743420A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 多ピン半導体集積回路の検査装置 |
| KR100505613B1 (ko) * | 1998-08-10 | 2005-09-26 | 삼성전자주식회사 | 반도체 메모리 장치의 번인 테스트용 인쇄회로기판 |
-
1991
- 1991-02-27 JP JP3032652A patent/JPH04270978A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743420A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 多ピン半導体集積回路の検査装置 |
| KR100505613B1 (ko) * | 1998-08-10 | 2005-09-26 | 삼성전자주식회사 | 반도체 메모리 장치의 번인 테스트용 인쇄회로기판 |
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